半導體裝置制造方法

半導體裝置制造方法
【專利摘要】本發明通過提供一種半導體裝置，從而能夠以較少的工藝工序數目的增加來抑制成本增加、合格率降低，并且改善導通特性，所述半導體裝置的特征在于，具備：沿第一溝槽（21)的一側的側壁而設置在第一絕緣膜的內--，并且設置在第二溝槽（40)的內部的第一柵電極（22a);沿第一溝槽（21)的另一側的側壁設置在第二絕緣膜的內側，并且設置在第三溝槽（50)的內部的屏蔽電極(22b);通過延長第二溝槽（40)，一部分被設置在第一柵電極（22a)上，并與第一柵電極（22a)連接的柵極澆道；通過延長第三溝槽（50)，一部分被設置在屏蔽電極（22b)上，并與屏蔽電極（22b)連接的發射極多晶硅層（25a)。
【專利說明】半導體裝置

【技術領域】
[0001] 本發明涉及半導體裝置，特別涉及溝槽柵絕緣柵型雙極晶體管（IGBT)。

【背景技術】
[0002] 推進電力轉換裝置的低功耗化的過程中，對于在該電力轉換裝置中發揮核心作 用的功率器件的低功耗化的期待較大。在該功率器件中，也可以通過電導調制效應來實 現低導通電壓，另外，通過電壓驅動的柵極控制而容易控制的絕緣柵型雙極晶體管（IGBT : Insulated Gate Bipolar Transistor)的使用已經趨于穩定。
[0003] 作為該IGBT的M0S柵極（由金屬-氧化膜-半導體構成的絕緣柵極）結構，已知 有沿晶片表面設有柵電極的平面柵型IGBT和在具有從晶片表面的條紋狀的平面圖案起向 深度方向垂直延伸的形狀的溝槽內部經由表面氧化膜而埋設有多晶硅柵電極的溝槽柵型 IGBT。溝槽柵型IGBT由于開口部沿由條紋狀的平面圖案構成的溝槽的內部的兩側壁而形 成溝道，所以通過縮小溝槽的開口寬度和條紋狀的溝槽圖案的間隔，從而與平面柵型相比 能夠提高溝道密度。如果進行溝道的高密度化，則能夠進一步降低導通電壓，因此近年來， 溝槽柵型IGBT的使用不斷增加。
[0004] 對通常的溝槽柵型IGBT的結構進行說明。圖8是現有的具有浮置電位區域的溝槽 柵型IGBT的截面圖。在圖8中，在成為p +集電極區域101的p+硅基板的正面上層疊n_漂 移層102而成的硅基板的正面側（rT漂移層102側）的表面層形成有包含p基極區域103 和浮置P區域111的P層112。p層112由從硅基板正面貫穿p層112而到達rT漂移層102 的多個溝槽110分割成P基極區域103和浮置p區域111。
[0005] P基極區域1〇3是被夾設于P層112中的相鄰的溝槽110的、設有Π +發射極區域 104 -側的側壁的區域。由于被夾設于相鄰的溝槽11〇的、設有n+發射極區域1〇4 -側的 側壁的該區域是主電流流通的區域，所以也稱為活性臺面區域。浮置p區域111是被夾設 在p層112中的相鄰的溝槽110的、不存在 n+發射極區域104 -側的側壁之間的區域。浮 置p區域111與n_漂移層102通過pn結形成絕緣，且通過柵極絕緣膜1〇5與柵電極106形 成絕緣。即，浮置P區域111成為所謂的浮置狀態（浮置區域）。
[0006] 在溝槽110的內部，經由柵極絕緣膜105而設有柵電極106。n+發射極區域104與 溝槽110的、被設置于p基極區域1〇 3側的側壁的柵極絕緣膜105相接。發射極108與n+ 發射極區域104和p基極區域103電連接，并通過層間絕緣膜107而與柵電極106形成絕 緣。另外，發射極108被由氮化硅膜（Si 3N4膜）、非晶硅膜和/或聚酰亞胺膜構成的鈍化保 護膜（未圖示）覆蓋。集電極109與p+集電極區域101相接。
[0007] 以下，對圖8所示的IGBT的動作進行說明。首先，對使該溝槽柵型IGBT從截止狀 態轉換到導通狀態的動作進行說明。在發射極108通常接地線、并對集電極109施加比發射 極108高的電壓的狀態下，如果柵電極1〇6的電壓是比閾值低的電壓，則p基極區域1〇3與 rf漂移層102之間的pn結發生反向偏置，因此發射極-集電極之間不流通電流。即，IGBT 為截止狀態。
[0008] 另一方面，如果由未圖示的柵極驅動電路經由柵極電阻而對柵電極106施加比閾 值高的電壓，則電荷開始在柵電極106蓄積。電荷向柵電極106蓄積同時，與p基極區域 1〇3中的、被夾設于n+發射極區域104與if漂移層102的部分的溝槽110相接的區域反轉 而形成η型的溝道區域。由此，從發射極108出來的電子通過n+發射極區域104和η型的 溝道區域被注入到ιΓ漂移層102。
[0009] 通過被注入的該電子，Ρ+集電極區域101與η_型漂移層102之間的ρη結發生正 向偏置而從集電極109注入空穴，因此在發射極-集電極之間流通電流。即，IGBT成為導 通狀態。該導通狀態的IGBT的發射極108與集電極109之間的電壓降即為導通電壓。
[0010] 接下來，對使IGBT從導通狀態轉換到截止狀態的動作進行說明。首先，使發射極 108與柵電極106之間的柵極電壓下降到閾值以下。由此，蓄積于柵電極106的電荷經由 柵極電阻向柵極驅動電路放電。此時，反轉成η型的溝道區域恢復為p型，溝道區域消失， 因此從發射極108向rf漂移層102的電子的供給停止。其結果，來自集電極109的空穴的 注入也消失，因此蓄積到rf漂移層102內的電子和空穴分別被排出到集電極109和發射極 108,或者通過相互再結合而消滅，發射極-集電極之間不流通電流。即，IGBT成為截止狀 態。
[0011] 為了進一步降低該溝槽柵型IGBT的導通電壓，提出了各種改進方法。例如，已 知具備與二極管的導通電壓相近的極限的特性的被稱為IEGT(Injection Enhanced Gate Bipolar Transistor)的IGBT(例如，參照下述專利文獻1 (第101圖））。該IEGT器件通 過利用絕緣膜覆蓋n+發射極區域和p基極區域的一部分表面來進行絕緣，從而減少了 n+發 射極區域和P基極區域與發射極的接觸面積。
[0012] 該IEGT的動作基本上與溝槽柵型IGBT相同。由于與發射極電絕緣的n+發射極 區域和P基極區域的下側的空穴在截止時難以排出到發射極，所以蓄積于該部分。其結果， n_漂移層的載流子濃度分布與二極管的載流子濃度分布相近，能夠低于通常的溝槽柵型 IGBT的導通電壓。
[0013] 然而，功率器件不僅要求低導通電壓，還要求高速切換特性，因而該特性的改善也 是重要的課題。然而，在溝槽柵型IGBT和IEGT中，為了實現低導通電壓，越使溝槽結構高 密度化，柵電極與發射極之間的電容越變大，切換特性越變低。
[0014] 并且，對于溝槽柵型IGBT和IEGT而言，在從截止狀態向導通狀態轉換時，需要向 柵電極與發射極之間的電容充電，在從導通狀態向截止狀態轉換時，需要對蓄積在柵電極 與發射極之間的電容的電荷進行放電。
[0015] 因此，如果柵電極與發射極之間的電容變大，則存在充放電時間增加的問題，并且 不僅切換特性發生問題，還存在切換損耗增加的問題。另外，功率器件的總的發生損耗是由 導通電壓決定的穩態損耗和進行卻換操作時產生的切換損耗之和。因此，為了在降低導通 電壓的同時降低開關損耗，降低柵電極與發射極之間的電容也是重要的。通過降低柵電極 與發射極之間的電容，也能夠抑制切換特性的降低。
[0016] 作為消除了這樣的問題的IGBT，提出有具備浮置p區域的IGBT(例如，參照下述 專利文獻2 (第一圖））。在下述專利文獻2中，設有浮置狀態的浮置P區域。因此，在浮置 P區域的下側附近，在截止時空穴難以向發射極排出而蓄積于浮置P區域。其結果，如上所 述，ιΓ漂移層中的載流子濃度分布變得與二極管的載流子濃度分布相近，可起到降低導通 電壓的效果。浮置p區域也被稱為浮置臺面區域。并且，由于該浮置P區域是沒有形成溝 槽柵結構的結構，因此也能夠起到柵電極與發射極之間的電容降低、充放電時間縮短、降低 切換損耗的效果。
[0017] 作為該專利文獻2的結構與上述專利文獻1的結構中的共同的部分，在下述非專 利文獻1中揭示了導通特性有改善的余地的事實。
[0018] 并且，在下述專利文獻3中示出了進一步改善這樣的導通特性的結構。即，分割填 充到溝槽內部的多晶硅層（柵電極），僅分離分割與n+發射極區域和P基極區域側（活性 臺面區域側）接近的多晶硅層而作為柵電極，與浮置臺面區域側接近的多晶娃層是不與柵 電極連接而與發射極連接的結構。并且，在該專利文獻3中，公開了以下方法作為這樣的多 晶硅層的分割方法。形成具有不完全填充溝槽內的程度的厚度的多晶硅層。接下來，在殘 留基板表面的多晶硅層的狀態下將氧化膜用作掩模而切斷溝槽底部的多晶娃層。接著，用 氧化膜等填充溝槽內的多晶硅層之間而使兩側壁的多晶硅層相互分離分割，然后形成與基 板表面的多晶硅層之間的引出部的方法（例如，參照下述專利文獻3(第一圖））。
[0019] 并且，示出了如下結構：雖然是水平型M0S器件，但在溝槽內分離地設置兩個柵極 多晶硅層，用與一側的溝槽側壁相連的一條溝槽引出一側的柵極多晶硅層，用與另一側的 溝槽側壁相連的一條溝槽引出另一側的柵極多晶硅層（例如，參照下述專利文獻4(第二圖 和第三圖））。
[0020] 現有技術文獻
[0021] 專利文獻
[0022] 專利文獻1 :日本特開平5-243561號公報
[0023] 專利文獻2 :日本特開2〇〇1_3〇8327號公報
[0024] 專利文獻3 :美國專利第6815769號說明書
[0025] 專利文獻4 :日本特開2〇1〇_258〇〇5號公報
[0026] 非專利文獻
[0027] 非專利文獻 1 :M. Yamaguchi 等，" IEGT Design Criterion for Reducing EMI Noise"，in Proc. ISPSD' 2004 pp. 115-118,2004(摘要）


【發明內容】

[0028] 技術問題
[0029] 然而，上述專利文獻3中記載的為了改善導通特性而進行的溝槽內的多晶硅層的 分割方法中，在沿溝槽的內壁的兩側分別形成柵電極時，沿溝槽的內壁而形成作為柵電極 材料的多晶硅膜后，在硅基板正面上殘留多晶硅膜的狀態下，通過通常的光刻法和蝕刻法 來除去溝槽的底面上的多晶硅膜而分割溝槽內的柵電極。因此，存在引起工藝工序數目非 常多、成本增加和/或合格率降低的擔憂的問題。
[0030] 本發明是為了解決上述課題而完成的。本發明的目的在于提供僅通過追加較少的 工藝工序數目就能夠抑制成本的增加和/或合格率的降低，并且能夠改善導通時的導通電 壓、開關損耗等導通特性的半導體裝置。
[0031] 技術方案
[0032] 為了解決上述課題，實現本發明的目的，本發明的半導體裝置具備：形成在第一導 電型的半導體層的表面層的第一溝槽，連結于上述第一溝槽的一側的側壁的第二溝槽，連 結于與上述第一溝槽的另一側的側壁的第三溝槽，沿上述第一溝槽的一側的側壁而以比上 述第一溝槽淺的深度選擇性地形成在上述半導體層的表面層的第二導電型的基極區域，與 上述第一溝槽的側壁相接而形成在上述基極區域的表面層的發射極區域，沿上述第一溝槽 的另一側的側壁而選擇性地形成在上述半導體層的表面層的第二導電型的浮置電位區域。 并且，上述的半導體裝置具備：沿上述第一溝槽的一側的側壁以及上述第二溝槽的內壁而 設置的第一絕緣膜，沿上述第一溝槽的另一側的側壁以及上述第三溝槽的內壁而設置的第 二絕緣膜，沿上述第一溝槽的一側的側壁而設置在上述第一絕緣膜的內側，并且設置在上 述第二溝槽的內部的第一柵電極，沿上述第一溝槽的另一側的側壁而設置在上述第二絕緣 膜的內側，并且設置在上述第三溝槽的內部的屏蔽電極，上述第一溝槽的內部的、被掩埋到 上述第一柵電極與上述屏蔽電極之間的第三絕緣膜。并且，對于上述的半導體裝置而言，通 過延長上述第二溝槽，一部分被設置在上述第一柵電極上，并與上述第一柵電極連接的柵 極澆道，通過延長上述第三溝槽，一部分被設置在上述屏蔽電極上，并與上述屏蔽電極連接 的發射極多晶硅層，覆蓋上述第一柵電極、上述屏蔽電極、上述發射極區域、上述柵極澆道 和上述發射極多晶硅層的層間絕緣膜，設置在上述層間絕緣膜上，并與上述柵極澆道連接 的柵極墊，與上述柵極墊分離地設置在上述層間絕緣膜上，并與上述發射極區域、上述基極 區域和上述屏蔽電極連接的發射極。
[0033] 另外，對于本發明的半導體裝置，在上述的發明中，上述第二溝槽以及上述第三溝 槽的開口寬度比上述第-溝槽的開口寬度窄。
[0034] 另外，對于本發明的半導體裝置，在上述的發明中，上述第一溝槽的開口寬度比上 述第一屏蔽電極的膜厚的兩倍窄。
[0035] 另外，對于本發明的半導體裝置，在上述的發明中，上述第二溝槽以及上述第三溝 槽被配置在橫穿上述第一溝槽的同一直線上。
[0036] 另外，對于本發明的半導體裝置，在上述的發明中，上述第二溝槽相對于一個上述 第三溝槽被設為多個，上述基極區域的、被夾設于相鄰的上述第二溝槽的部分隔著上述第 -溝槽而與上述第三溝槽對向。
[0037]另外，對于本發明的半導體裝置，在上述的發明中，由上述第二溝槽和上述第一溝 槽的一部分形成環狀的平面形狀，由上述第三溝槽和上述第一溝槽的一部分形成環狀的平 面形狀。
[0038]另外，對于本發明的半導體裝置，在上述的發明中，對上述第一溝槽的側壁與上述 第二溝槽的側壁之間的第一連結部以及上述第一溝槽的側壁與上述第三溝槽的側壁之間 的第二連結部分別進行倒角而成為圓形。
[0039]另外，對于本發明的半導體裝置，在上述的發明中，上述第一連結部和上述第二連 結部的各自的上方不被上述發射極和上述柵極墊覆蓋。
[0040]另外，對于本發明的半導體裝置，在上述的發明中，具備設置于上述半導體層的背 面的第二導電型的集電極層和設置于上述集電極層的表面的集電極。
[0041 ] 有益效果
[0042]根據本發明的半導體裝置，通過僅追加較少的工藝工序數目，從而起到能夠抑# 成本的增加和/或合格率的降低，并且改善導通時的導通電壓、開關損耗等導通特性的效 呆。 -二

【專利附圖】

【附圖說明】 = 的半導體裝置的主要部分的平面布局的俯視圖。 0044 2 方式1的半導體裝置的制造過程中的狀態的截酬（之-） 0045 = 3 丨的半導體裝置的制造過程中的狀態的截面圖（之二）° 0046卩4 if方式1酔導體裝置的制造過程中的狀態_酬（之三） 0047 ^5 方式1的半導體裝置關造過程中的狀態_酬（之四）。
[。。48]卩6疋表2施方式i的半導體裝置的制造過程中的狀態的截酬（之。 _9]目7是表不買施方式i的半導體裝置的制造過程中的狀態的截酬（之。 _0]圖8是現^的具有浮置電位區域的溝槽棚型·的麵圖。 °
[0051]圖9是胃表不圖1的切割線M-A2處的截面結構的麵圖。 _2]〖1G是表不圖1的切割線Μ，和Ck2處的各自的截面結構_面 [0053]圖11 J表，！的切割線叫-此處的截面結構的截面圖。 、。 _4] S I2 實施辦2的半導體裝翻主分的平猶_俯視圖。
[0055] S 13，表，12的切割線E1_E2處的截面結構的截面圖。 _1 0 14 ^巧施方式3的半導體裝置的主要部分的平面布局的俯視圖。
[0057]圖15，表施方式4的半導體裝置的主要部分的平面布局的俯視圖。
[0058]圖16，表不f施方式5的半導體裝置的主要部分的平面布局的俯視圖。
[0059]圖17是表示實施方式6的半導體裝置的主要部分的平面布局的俯視圖
[0060] 符號說明
[0061] 2:rf 漂移層
[0062] 10 :層間絕緣膜
[0063] 15 :絕緣膜
[0064] 15a :第一絕緣膜
[0065] 1? :第二絕緣膜
[0066] I6 :第三絕緣膜
[0067] Wa :第一接觸孔
[0068] 1% :第二接觸孔
[0069] :第三接觸孔
[0070] 20 :浮置p區域
[0071] 21 :第一溝槽
[0072] 22:多晶硅層
[0073] 22a:第一柵電極
[0074] 22b :屏蔽電極
[0075] 2δ :發射極
[0076] 25a:發射極多晶硅層
[0077] 26 :柵極澆道（GATE RUNNER)
[0078] 27 :發射極接觸區域
[0079] 28 :柵極墊
[00S0] 30 :p基極區域
[0081] 31:n+發射極區域
[0082] 40 :第二溝槽
[0083] 50 :第三溝槽
[0084] 60 :p 層

【具體實施方式】
[0085] 以下二參照附圖對本發明的半導體裝置的實施方式進行詳細說明。在本說明書和 附圖中，對于標記了 η或p的層和/或區域，分別是指電子或空穴為多數載流子。另外，η 和/或Ρ上附帶的+和-分別是指雜質濃度相對高或低。應予說明，在以下的實施方式的 說明和附圖中，對同樣的構成要素標注相同符號，并省略重復的說明。另外，為了容易觀察 或容易理解，實施方式中說明的附圖并沒有以正確的比例、尺寸比進行描繪。本發明只要不 超過其主旨，就不限于以下說明的實施方式的記載。
[0086](實施方式1)
[0087]對實施方式1的半導體裝置的構成進行說明。圖1是表示實施方式1的半導體裝 置的主要部分的平面布局的俯視圖。圖9是表示圖1的切割線Α1-Α2處的截面結構的截面 ^圖10是表示圖1的切割線Β1-Β2和C1-C2處的各自的截面結構的截面圖。圖η是表 示圖1的切割線D1-D2處的截面結構的截面圖。首先，對實施方式1的半導體裝置的平面 布局進行說明。實施方式1的半導體裝置具備在導通狀態時流通電流的活性區域和緩和 η漂移層的娃基板正面側的電場并保持耐壓的耐壓區域。耐壓區域包圍活性區域。
[0088]在活性區域中，浮置ρ區域20呈直線狀延伸。屏蔽電極22b具有大致矩形環狀的 平面形狀的電極部并包圍浮置ρ區域20。另外，屏蔽電極22b具有與大致矩形環狀的平面 形狀的電極部連結的、設置于被大致矩形環狀的電極部包圍的區域的直線狀的平面形狀的 電極部。在屏蔽電極22b的直線狀的電極部中，其終端部與發射極多晶硅層25a接觸。 [00 89]第一柵電極2?具有大致矩形環狀的平面形狀的電極部并包圍屏蔽電極22b。第 一柵電極22a具有與大致矩形環狀的平面形狀的電極部連結的、朝向大致矩形環狀的電極 部的外側設置的直線狀的平面形狀的電極部。在第一柵電極22a的直線狀的電極部中，其 終端部與柵極澆道（第二柵電極）26相接。
[0090] 在第一柵電極22a與屏蔽電極22b之間的區域設有第三絕緣膜16。第一柵電極 2池、屏蔽電極22b和第三絕緣膜16被配置在具有大致矩形環狀的平面形狀的第一溝槽21 的內部。如此地配置有第一柵電極22a、屏蔽電極22b和第三絕緣膜16的第一溝槽21在第 一溝槽21的短邊方向并列配置有多個。相鄰的第一柵電極22a之間的區域是活性臺面區 域24。在活性臺面區域24內具有ρ基極區域30(參照圖9)。在ρ基極區域30的表面層 具有n+發射極區域31 (參照圖9)。ρ基極區域30和n+發射極區域31與發射極25(參照 圖9)相接。在ρ基極區域30和n+發射極區域31中，將與發射極25相接的區域稱為發射 極接觸區域27。
[0091] 在第一溝槽21的大致矩形環狀的外側設有一側的端部與第一溝槽21的外側的側 壁連結的直線狀的平面形狀的第二溝槽40。具體而言，第二溝槽40設置在ρ基極區域30 的、不存在n+發射極區域31的部分。在第二溝槽40的內部配置有第一柵電極22a。
[0092] 在被大致矩形環狀的第一溝槽21包圍的區域設有一側的端部與第一溝槽21的內 側的側壁連結的直線狀的平面形狀的第三溝槽50。具體而言，第三溝槽50設置在被大致矩 形環狀的第一溝槽21包圍的浮置p區域20。在第三溝槽50的內部配置有屏蔽電極22b。 第二溝槽40和第三溝槽5〇被配置在橫穿第一溝槽21的同一直線上。
[0093] 發射極25 (參照圖9)經由層間絕緣膜1〇 (參照圖9)配置在p基極區域30、浮置 P區域20、第一柵電極22a、屏蔽電極22b和發射極多晶硅層25a的表面上。發射極25與n+ 發射極區域31、p基極區域30和屏蔽電極22b連接。 t〇〇94] 發射極多晶硅層25a被設置在絕緣膜15 (參照圖9)上和屏蔽電極22b的直線狀 的電極部上，所述絕緣膜15是被屏蔽電極22b的大致矩形環狀的電極部包圍的區域內的、 被設置在浮置P區域20上的絕緣膜15。具體而言，發射極多晶硅層25a以其一部分覆蓋屏 蔽電極22b的直線狀的電極部的終端部的方式進行配置。即，由于與第一溝槽21連結的第 三溝槽50被延長到發射極多晶硅層25a的正下方，因此屏蔽電極22b被連接于發射極多晶 娃層25a。
[0095] 柵極澆道26形成大致矩形環狀的平面形狀，并以包圍發射極25的方式配置在活 性區域的外周。柵極澆道2e的內側的區域（包含柵極澆道26)是活性區域。另外，柵極澆 道26被設置在絕緣膜I5上和第一柵電極22a的直線狀的電極部上，所述絕緣膜15被設置 在P基極區域 3〇上。具體而言，柵極澆道26以其一部分覆蓋第一柵電極22a的直線狀的 電極部的終端部的方式進行配置。即，由于與第一溝槽21連結的第二溝槽40被延長到柵 極澆道2e的正下方，因此第一柵電極22a被連接于柵極澆道26。柵極澆道26被連接于柵 極墊28 (參照圖11)。
[0096] 在層間絕緣膜10上設有具有大致矩形狀的平面形狀的第一接觸孔?第三接觸孔 1如?19c。第一接觸孔19a(柵極澆道接觸孔）在柵極澆道26上沿活性區域的外周延伸。 第二接觸孔19b (發射極接觸孔）被設置在發射極多晶硅層25a上。第三接觸孔19c (參 照圖9)在p基極區域30上沿p基極區域30的延伸方向延伸。第一接觸孔?第三接觸孔 19a?19c可以是以預定的間隔配置具有大致正方形的平面形狀的多個接觸孔的構成。 [0097] 接著，對實施方式1中的半導體裝置的截面結構進行說明。如圖9所示，在成為p+ 集電極區域（未圖示）的P+半導體基板的正面上層疊 rT漂移層2而成的硅基板中，在rT漂 移層2的硅基板正面側的表面層設有包含p基極區域30和浮置p區域20的p層60。 [0098] 在P層6〇設有從硅基板正面貫穿p層60而到達rT漂移層2的多個第一溝槽21。 Ρ層60被這些第一溝槽21分割為臺面狀的ρ基極區域30和浮置ρ區域20。ρ基極區域 30是被夾設于第一溝槽21的外側的側壁的區域，浮置ρ區域20是被第一溝槽21的內側的 側壁包圍的區域。
[0099] 即，Ρ基極區域30與浮置ρ區域20交替配置。在ρ基極區域30的內部選擇性地 設有η+發射極區域31。另外，η+發射極區域31與設置在第一溝槽21的外側的側壁的絕 緣膜（后述的第一絕緣膜15a)相接。ρ基極區域30和η+發射極區域31在發射極接觸區 域27中經由在層間絕緣膜1〇中開口的第三接觸孔19c而與發射極25接觸。在浮置ρ區 域20的內部不存在n+發射極區域31。
[0100] 如后述的圖11所示，ρ基極區域30在形成有第二溝槽40的區域具備深度比第一 溝槽21深的區域。與深度比p基極區域3〇的第一溝槽n深的區域的深度相比，第二溝槽 40的深度更淺。如此，通過用p基極區域30包圍第二溝槽4〇的底部的大部分，能夠緩和第 二溝槽40的底部的電場集中。
[_1]浮置p區域20通過與η-漂移層2之間的pn結而與n_漂移層2形成絕緣。另外， 浮置P區域20通過沿第一溝槽21的內側的側壁設置的絕緣膜（后述的第二絕緣膜15b) 而與第一，槽21的內部的屏蔽電極22b形成絕緣。即，浮置p區域20成為所謂的浮置狀 態。在該浮置P區域20,在導通狀態時蓄積有空穴。如圖9所示，浮置 p區域2〇的深度優 ^比第一溝槽21的深度深。此時，優選例如以覆蓋第一溝槽21的底面的角部的方式設置 浮置P區域20。由此，能夠緩和第一溝槽21的底面附近的電場。另外，浮置 p區域20的深 度也可以比第一溝槽21的深度淺。此時，浮置p區域20的深度可以達到與p基極區域30 的深度相同的程度。
[0102]在各第一溝槽21的內側，沿第一溝槽21的內壁而設有絕緣膜 15。為了明確第一 柵電極22a和屏蔽電極Mb的在第一溝槽21內的配置，以下，將從第一溝槽21的p基極區 域30側的側壁遍及底面而設置的絕緣膜記為第一絕緣膜 15a，將從第一溝槽21的浮置p區 域20側的側壁遍及底面而設置的絕緣膜記為第二絕緣膜 15b。在第一溝槽21的內部，第一 絕緣膜15a和第二絕緣膜15b的內側分別設有第一柵電極22a和屏蔽電極22b。
[01 03]相對于具有例如2 μ m左右的開口寬度的第一溝槽21，第一柵電極22a的開口寬度 和屏蔽電極22b的開口寬度例如可以達到〇. 5 μ m左右。第一柵電極22a和屏蔽電極22b例 如可以由多晶硅（poly-Si)和/或高熔點金屬等的導電體層構成。在第一柵電極22a與屏 蔽電極22b之間設有第三絕緣膜16。第一柵電極22a和屏蔽電極22b通過第三絕緣膜16相 互形成絕緣。第三絕緣膜16可以是HT0(High Temperature Oxide)膜和/或TEOS(Tetra Eth Oxy Silane)膜那樣的嵌入性高的氧化膜。
[0104] 在硅基板的正面，以覆蓋P基極區域3〇、浮置p區域20、第一柵電極22a、屏蔽電極 22b、發射極多晶硅層25a和柵極澆道26的方式設有層間絕緣膜10。在層間絕緣膜1〇上， 以覆蓋層間絕緣膜10的方式選擇性地設有發射極25和柵極墊28 (柵電極金屬膜）。發射 極25和柵極墊28相互分開地進行設置。在層間絕緣膜1〇,以構成上述的平面布局的方式 設有第一接觸孔?第三接觸孔19a?19c (參照圖9和圖11)。
[0105] 具體而言，如后述的圖11所示，第一接觸孔19a選擇性地設置于被柵極墊28覆蓋 的部分中的層間絕緣膜10上，選擇性地露出柵極澆道26。如后述的圖11所示，第二接觸孔 19b選擇性地設置于被發射極25覆蓋的部分中的層間絕緣膜10,選擇性地露出發射極多晶 硅層25a。第三接觸孔19c選擇性地設置在被發射極25覆蓋的部分中的層間絕緣膜10,選 擇性地露出n+發射極區域31和p+基極區域30。
[0106] 在第一接觸孔?第三接觸孔19a?19c的內部，在硅基板側設有例如由鈦（Ti)膜 和氮化鈦（TiN)膜構成的阻擋金屬膜（未圖示），在阻擋金屬膜上掩埋有鎢（W)膜。由此， 如后述的圖11所示，柵極澆道26經由第一接觸孔19a而被連接到柵極墊28。發射極多晶 硅層25a經由第二接觸孔19b而被連接到發射極25。即，柵極澆道26和發射極多晶硅層 25a分別直接連接到設置在柵極澆道26和發射極多晶硅層25a的表面上的接觸塞（包含阻 擋金屬膜和鎢膜）。
[0107] 通過屏蔽電極22b被連接到發射極25,能夠降低柵極-發射極之間的電容。發射 極25經由第三接觸孔19c而連接到n+發射極區域31和發射極接觸區域27。另外，發射極 25通過層間絕緣膜10與第一柵電極22a和屏蔽電極22b形成絕緣。發射極25和柵極墊 2S被鈍化保護膜（未圖示）覆蓋，所述鈍化保護膜由氮化硅膜和/或聚酰亞胺膜構成。集 電極（未圖示）與P+集電極區域相接。
[0108] 圖10以一個附圖的形式表示圖1的切割線B1-B2和C1-C2處的截面結構。在圖 1〇中，符號40、50和15a、15b表示在第二溝槽40的側壁設有絕緣膜15a，在第三溝槽50的 側壁設有絕緣膜15b。另外，在圖10中，符號22a、22b和26、25a表示設置在第二溝槽40的 內部的第一柵電極2?在該直線狀的電極部的終端部附近被連接于柵極澆道26,設置在第 三溝槽50的內部的屏蔽電極22b在該直線狀的電極部的終端部附近被連接于發射極多晶 桂層25a〇
[0109] 如上所述，由于第一柵電極22a其一部分被設置到柵極澆道26的正下方，所以第 一柵電極22a在該直線狀的電極部的終端部附近被連接于柵極澆道26。由于屏蔽電極22b 其一部分被設置到發射極多晶硅層25a的正下方，所以屏蔽電極22b在該直線狀的電極部 的終端部附近被連接于發射極多晶硅層 25a。即，第一柵電極22a經由柵極澆道26、第一接 觸孔19a而被連接于柵極墊28。屏蔽電極22b經由發射極多晶硅層25a、第二接觸孔1% 而被連接于發射極25。
[0110] 如圖所示，第二溝槽40、第三溝槽50的另一端部分別延長到柵極澆道26和發射極 多晶硅層25a的正下方。因此，第一柵電極22a-柵極澆道26之間、屏蔽電極22b-發射極 多晶硅層25a之間的各自的連接變得極其容易。 接著，對實施方式1的半導體裝置的制造方法進行說明。圖2?圖7是表示實施 方式1的半導體裝置的制造過程中的狀態的截面圖。首先，準備在成為P+集電極區域的P+ 半導體基板的正面上層疊有n_漂移層 2而成的硅基板。接下來，利用光刻法在硅基板的表 面形成掩模（未圖示），進行用于形成P基極區域30中的深的區域和浮置p區域20的離子 注入。
[0112] 接下來，利用光刻法和蝕刻法以從硅基板的正面達不到p+集電極區域的深度形成 多個第一溝槽21、第二溝槽40 (參照圖1和圖11)和第三溝槽5〇(參照圖1和圖U)。此 時，使第一溝槽21的開口寬度為例如2 μ m，使第二溝槽40、第三溝槽50的開口寬度為例如 1 μ m，使第二溝槽40、第三溝槽50的開口寬度比第一溝槽21的開口寬度窄。另外，由于第 二溝槽40、第三溝槽50的開口寬度如上所述地比第一溝槽21的開口寬度窄，所以即使以相 同條件在形成第一溝槽21時同時形成，第二溝槽40、第三溝槽50的深度也如后述的圖 13 所示地比第一溝槽21的深度淺。
[0113] 接下來，通過熱處理形成p基極區域3〇中的深的區域和浮置p區域20。優選地， 該熱處理進行到用于形成后述的P基極區域30的淺的區域的離子注入之前。
[0114]接著，如圖2所示，在第一溝槽21、第二溝槽40和第三溝槽5〇的內部沿第一溝槽 21、第二溝槽40和第三溝槽50的內壁形成絕緣膜15。此時，如圖3所示，在第一溝槽21中， 以絕緣膜15的內側不被多晶硅層22掩埋的方式，且在第二溝槽、第三溝槽40、50中，以絕 緣膜15的內側全部被多晶娃層22掩埋的方式使多晶桂層22生長。例如，第一溝槽21的 開口寬度為2μ m時，優選為生長出厚度0· 5 urn左右的多晶硅層22。如上所述，第二溝槽 40、第三溝槽50的開口寬度比第一溝槽21的開口寬度窄。因此，即使在第二溝槽40、第三 溝槽5〇中用多晶硅層22將絕緣膜15的內側全部掩埋，第一溝槽21中的絕緣膜15的內側 也不能夠被多晶硅層22掩埋。
[0115] 接下來，如圖4所示，通過利用各向異性蝕亥崍對多晶硅層22進行蝕刻，從而除去 硅基板正面（ιΓ漂移層2的表面）上和第一溝槽21的底面上的多晶硅層22,并在第一溝槽 21的側壁殘留多晶硅層22。即，僅殘留具有隔著絕緣膜15而沿第一溝槽21的側壁部分粘 貼的形狀的多晶硅層22。此時，掩埋第二溝槽40、第三溝槽 5〇中的絕緣膜15的內側的多 晶硅層22幾乎以蝕刻前的狀態殘留。殘留在第一溝槽21的側壁的多晶硅層22是第一柵 電極22a和屏蔽電極Mb。另外，殘留在第二溝槽40的內部的多晶硅層22是第一柵電極 22a。殘留在第三溝槽50的內部的多晶硅層22是屏蔽電極22b。
[0116] 接著，如圖5所示，以掩埋第一溝槽21的內部的多晶硅層22的內側的方式形成例 如像ΗΤ0和/或TE0S那樣的嵌入性高的第三絕緣膜16。如圖6所示，對第三絕緣膜16進 行蝕刻而除去硅基板的正面上的第三絕緣膜16。由此，第三絕緣膜16殘留在第一溝槽21 的內部的多晶硅層 22的內側，絕緣膜15殘留在第一溝槽21、第二溝槽40和第三溝槽50 的內壁。殘留在該第一溝槽21的內壁的絕緣膜15是第一絕緣膜15a、第二絕緣膜15b。另 夕卜，殘留在第二溝槽40的內壁的絕緣膜15是第一絕緣膜15a。殘留在第三溝槽50的內壁 的絕緣膜15是第二絕緣膜15b。即，經由絕緣膜15設置在第一溝槽21的兩側壁的多晶硅 層22變成被分離分割成活性臺面區域24側的多晶硅層22(第一柵電極22a)和浮置p區 域20側的多晶硅層22(屏蔽電極22b)的狀態。
[0117] 接下來，如圖7所示，在硅基板的正面形成第一抗蝕掩模（未圖示），所述第一抗蝕 掩模是形成M0S柵極結構的部分（即，在第一溝槽21的外側被夾設于相鄰的第一溝槽21 的部分）中的與P基極區域30的形成區域對應的部分開口的第一抗蝕掩模。接著，以第一 抗蝕掩模為掩模進行硼等P型雜質的離子注入，以相比第一溝槽21的深度淺的深度，在第 一溝槽 21的外側的被夾設于相鄰的第一溝槽21的部分中的rf漂移層2的表面層形成p基 極區域3〇。由此，形成被多個第一溝槽 21分割而成的P基極區域30。然后，除去第一抗蝕 掩模。
[0118] 接著，在硅基板的正面形成與n+發射極區域31的形成區域對應的部分開口的第 二抗蝕掩模。接下來，以第二抗蝕掩模為掩模進行例如磷等η型雜質的離子注入。由此，如 圖7所示，在ρ基極區域30的表面層形成 n+發射極區域31。然后，除去第二抗蝕掩模。在 鄰接的第一溝槽21之間的臺面狀硅基板部分中形成的ρ基極區域30、η +發射極區域31通 過與發射極25接觸而成為活性臺面區域24。未形成η+發射極區域31的臺面狀硅基板部 分被絕緣膜15覆蓋而成為作為浮置臺面區域的浮置ρ區域20。
[0119] 接下來，在隔著絕緣膜15的ρ基極區域30上以及第一柵電極22a的直線狀的電 極部的終端部上形成柵極澆道26 (參照圖11)。在隔著絕緣膜15的浮置ρ區域20上以及 屏蔽電極22b的直線狀的電極部的終端部上形成發射極多晶硅層25a(參照圖11)。利用蝕 刻而在發射極多晶硅層25a和柵極澆道26上形成圖案時，由于預先用抗蝕掩模保護第二溝 槽40、第三溝槽 5〇的上部且不進行蝕刻，所以能夠容易地設置發射極多晶硅層25a和柵極 澆道26。
[0120] 接著，在硅基板的正面的整個面形成層間絕緣膜10 (參照圖7和圖11)。接下來， 利用光刻法和蝕刻法除去與第一接觸孔?第三接觸孔19a?19c的形成區域對應的部分的 層間絕緣膜10。據此，第一接觸孔1%選擇性地露出被連接于形成在第二溝槽40的內部的 第一柵電極22a的柵極澆道26。第二接觸孔19b選擇性地露出被連接于形成在第三溝槽 50的內部的屏蔽電極22b的發射極多晶硅層25a。另外，第三接觸孔19c選擇性地露出 n+ 發射極區域31和p+基極區域3〇。接著，在第一接觸孔?第三接觸孔19a?19c的內部形 成例如由鈦膜和氮化鈦膜構成的阻擋金屬膜。
[0121]接下來，以掩埋第一接觸孔?第三接觸孔19a?1%的內部的方式形成鎢膜。然 后，對鎢膜進行蝕刻而除去層間絕緣膜10的表面上的鎢膜。接著，在層間絕緣膜1〇上形成 發射極25,并與發射極25分離地形成柵極墊28。由此，成為第一柵電極22a的多晶硅層22 經由柵極澆道26、阻擋金屬膜和鎢膜而被連接于柵極墊28。成為屏蔽電極22b的多晶硅層 22經由發射極多晶硅層 25a、阻擋金屬膜和鎢膜而被連接于發射極25。接著，在硅基板的表 面形成鈍化膜，并選擇性地將該鈍化膜開口，使柵極墊 28和發射極25的一部分露出。露出 的發射極25成為發射極墊。然后，通過在硅基板的背面形成集電極（未圖示），從而完成圖 1和圖9?11所示的半導體裝置。
[0122]如以上所述，根據實施方式1，能夠提供僅稍微增加工藝步驟數目就能夠得到柵極 密勒（gate mirror)電容大幅降低、導通特性得到改善、不僅導通電壓降低，而且切換損耗 也降低的半導體裝置。
[0123](實施方式2)
[0124]接著，對實施方式2的半導體裝置的構成進行說明。圖I2是表示實施方式 2的半 導體裝置的主要部分的平面布局的俯視圖。實施方式2的半導體裝置的第二溝槽40、第三 溝槽5〇的平面形狀與實施方式1的半導體裝置不同。具體而言，如圖 12所示，第二溝槽40 具有大致匚字狀的平面形狀，其兩端部連結到第一溝槽W的外側的側壁。即，由第二溝槽 40和第一溝槽21的一部分形成大致矩形環狀的平面形狀。第二溝槽40以兩端部與第一溝 槽21的外側的側壁連結、與第一溝槽21 -起形成大致矩形環狀的平面形狀的方式形成即 可，不限于大致C字狀的平面形狀。應予說明，也可以由第二溝槽40和第一溝槽21的一部 分形成環狀的平面形狀。
[0125]第三溝槽50具有大致匚字狀的平面形狀，其兩端部連結到第一溝槽21的內側的 側壁。即，由第三溝槽50和第一溝槽21的一部分形成大致矩形環狀的平面形狀。另外，第 三溝槽50以兩端部與第一溝槽21的內側的側壁連結、與第一溝槽21 -起形成大致矩形環 狀的平面形狀的方式形成即可，不限于大致匚字狀的平面形狀。應予說明，也可以由第三溝 槽50和第一溝槽 21的一部分形成環狀的平面形狀。第三溝槽50例如可以隔著第一溝槽 21而與第二溝槽40對稱地設置。
[0126]優選地，實施方式2的半導體裝置以由第二溝槽40和第一溝槽21的一部分形成 大致矩形環狀的平面形狀、由第三溝槽50和第一溝槽21的一部分形成大致矩形環狀的平 面形狀的方式形成，第一柵電極22a和屏蔽電極22b在第二溝槽40和第三溝槽50的大致 中央部附近被連接于柵極澆道2 6和發射極多晶硅層25a。換言之,優選地，第一柵電極22a 和屏蔽電極22b在第二溝槽40和第三溝槽50的終端部附近不與柵極澆道26和發射極多 晶娃層25a連接。
[0127^如此，通過形成第二溝槽40和第三溝槽50，從而第一柵電極 22a和屏蔽電極22b 在第二溝槽40和第三溝槽50的大致中央部附近分別被連接于柵極澆道2e和發射極多晶 硅層25a，由于不在第二溝槽40和第三溝槽50的終端部附近進行連接，因此可得到抑制由 各溝槽的終端部的形狀引起的柵極耐壓降低和柵極特性的可靠性降低的效果。
[0128]接下來，對實施方式2中的半導體裝置的截面結構進行說明。圖13是表示圖12 的切割線E1-E2處的截面結構的截面圖。如圖13所示，第二溝槽4〇和第三溝槽50分別延 長到發射極多晶硅層25a和柵極澆道2 6的正下方。因此，第一柵電極22a-柵極澆道26之 間的連接、屏蔽電極22b-發射極多晶硅層25a之間的連接變得極其容易。
[0129]以上，如上所述,根據實施方式2,由于截面結構與實施方式1的半導體裝置相同， 所以能夠得到與實施方式1同樣的效果。另外，根據實施方式2,由于以由第二溝槽4〇和第 一溝槽 21的一部分形成大致矩形環狀的平面形狀，由第三溝槽5〇和第一溝槽21形成大致 矩形環狀的平面形狀的方式形成，在第二溝槽40和第三溝槽50的大致中央部附近與柵極 澆道2 6和發射極多晶硅層連接，而不在第二溝槽40、第三溝槽50的終端部附近進行連 接，因此能夠抑制由各溝槽的終端部的形狀引起的柵極耐壓和柵極特性的可靠性降低。 [0130](實施方式3)
[0131]圖14是表示實施方式3的半導體裝置的主要部分的平面布局的俯視圖。實施方 ^ 3的半導體裝置在相對于一個第三溝槽5〇的第二溝槽4〇數目和配置第二溝槽4〇的位 直方面與頭施方式1的半導體裝置不同。具體而言，在實施方式i中，將第一溝槽21置于 中間而相向地配置第二溝槽40、第三溝槽50。更詳細而言，第二溝槽40和第三溝槽5〇被 配置在橫穿第-溝槽21的同-直線上。與此相對地，在實施方式3中，如圖14所示，相對 于一個第二槽5〇而配置有兩個第二溝槽40,將第一溝槽21置于中間而交錯配置有第二 溝槽40、第三溝槽50。更詳細而言，例如，第二溝槽4〇相對于一個第三溝槽5〇被設置為多 個，P基極區域3〇的、被夾設于相鄰的第二溝槽40的部分隔著第一溝槽21而與第三溝槽 50對向。
[0132]以上，如上所述，根據實施方式3,由于截面結構與實施方式1的半導體裝置相同， 所以能夠得到與實施方式1同樣的效果。
[0133](實施方式4)
[0134]圖I5是表示實施方式4辭導體裝置的主要部分的平面布的 ，半導體裝置的配置第二溝槽4G的位置與實施方式3辭導體裝置不m而施言= 曬、橄抒-作三浦 5G 黯兩個第二鳩4()，第二溝槽 --在?、至的邊角部，將第一溝槽21置于中間而交錯配置有第二溝槽40、 二例如，第二溝槽 4〇相對于-個第三溝槽5〇被設置為多個，并且 卜側的側壁連結而進行設置，p基極區域3〇的、被夾設于相鄰的 弟一溝槽40的郃分隔著弟一溝槽21而與第三溝槽5〇對向。 根據實施方式4,由于截面結構與實施方式1的半導體裝置相同， 所以能夠得到與頭施萬式1同樣的效果。
[0136](實施方式5) 53勺半頭，&式3半導體裝置的主要部分的平面布局的俯視圖。實施方 tl 4Q的平麵狀與f施方式2的半導體裝置不同。具體而言， 二力^ ^ yrf、71^將第一溝槽21置于中間而對稱地相向配置第二溝槽40、第 一曰。一 、'頭施方式5中，如圖16所示，相對于第三溝槽50而在平面上靠外 溝有?詳21置于中間而交錯或非對稱地配置有第二溝槽40、第三 狀)曰的i面形狀中^第由第^*溝槽=和第-溝槽21的-部分形成的環狀（或大致矩形環 咖壁部分的長獅比由第三溝槽5Q和第-溝槽21的 長部分形成的環狀（或大致矩形環狀）的平面形狀中的第一浦a的側壁部分的長度更 夠艮Ξ實f方式5,由于截面結構與實施方式1的半導體裝置相同， 所以把夠#到與頭施萬式1和頭施萬式2同樣的效果。
[0139](實施方式6) 式=半導體裝置的主要部分的平面布局的俯視圖。實施方 體裝的弟二溝槽5〇的平面形狀與實施方式2的半導體裝置不同。具體而言， 妒S施6 tfS、17戶，，相對于第二溝槽40而在平面上靠外側配置有第三溝槽5〇， 榀苐=溝槽21直于中曬父錯或非對稱地配置有第二溝槽低第三溝槽5〇。更詳細而言， 由第二溝槽5〇和，-溝槽21的-部分形成的環狀（或大致矩形環狀）的平面形狀中的第 溝槽21的側壁部分的長度相比由第二溝槽4〇和第一溝槽21的-部分形成的環狀（或 大致矩形環狀）的平面形狀中的第一溝槽 21的側壁部分的長度更長。 一 _]以上，如上所述，棚實施方式6,由于截1?結構與實施方式i的半導體裝置相同， 所以能夠得到與實施方式1和實施方式2同樣的效果。
[0142](實施方式7)
[0143]接下來，對頭施方式7的半導體裝置的構成進行說明。實施方式7的半導體裝置 的第一溝槽21與第二溝槽40之間的連結部分（第一連結部）以及第一溝槽21與第三溝 槽50之間的連結部分（第一連結部）的形狀與實施方式1的半導體裝置不同。且體而言， 在第一溝槽21與第二溝槽40交叉的位置以及第一溝槽w與第三溝槽 5〇交叉g位置，由 第一溝槽21和第一溝槽40形成的連結部分的角部以及由第一溝槽21和第三溝槽 5〇形成 的連結部分的角部分別進行倒角而成為圓形（未圖示）。即，對第一溝槽21的側^與第二 溝槽40的側壁之間的第一連結部分別進行倒角而成為圓形。對第一溝槽 21的側^與第^ 溝槽5〇的側壁之間的第二連結部分別進行倒角而成為圓形。 、
[0144]另外，也可以僅使第一連結部和第二連結部中的至少任一側形成圓形。另外，例 如，在圖1中，第一連結部和第二連結部的四個連結部中的至少一個可以形成圓形。據此， 能夠防止電場在第一溝槽21的側壁與第二溝槽40的側壁之間的第一連結部以及在第一溝 槽21的側壁與第三溝槽50的側壁之間的第二連結部的附近集中。
[0145]為了防止電場在上述的第一連結部和第二連結部的附近集中，優選地，第一連結 部和第二連結部的各自的上方不被發射極25和柵極墊28覆蓋。 ' <
[0146]以上，如上所述，根據實施方式7,由于截面結構與實施方式1的半導體裝置相同， 所以能夠得到與實施方式1同樣的效果。另外，根據實施方式7,能夠防止電場在第一溝槽 21的側壁與第二溝槽40的側壁之間的第一連結部以及第一溝槽 21的側壁與第三溝槽5〇 的側壁之間的第二連結部的附近集中。 ^ ^
[0147] 以上，在本發明中，以IGBT為例進行了說明，但不限于上述實施方式，也可以適用 于具備M0S柵極結構的各種構造的半導體裝置。另外，在各實施方式中，將第一導電型設為 η型，將第二導電型設為p型，但本發明將第一導電型設為p型，將第二導電型設為η型也同 樣成立。
[0148] 產業上的可利用性
[0149] 如上所述，本發明的半導體裝置對電力轉換裝置等中使用的功率半導體裝置中有 價值。
【權利要求】
1. 一種半導體裝置，其特征在于，具備： 形成在第一導電型的半導體層的表面層的第一溝槽； 連結于所述第一溝槽的一側的側壁的第二溝槽； 連結于所述第一溝槽的另一側的側壁的第三溝槽； 沿所述第一溝槽的一側的側壁而以相比所述第一溝槽淺的深度選擇性地形成在所述 半導體層的表面層的第二導電型的基極區域； 與所述第一溝槽的側壁相接而形成在所述基極區域的表面層的發射極區域； 沿所述第一溝槽的另一側的側壁而選擇性地形成在所述半導體層的表面層的第二導 電型的浮置電位區域； 沿所述第一溝槽的一側的側壁以及所述第二溝槽的內壁而設置的第一絕緣膜； 沿所述第一溝槽的另一側的側壁以及所述第三溝槽的內壁而設置的第二絕緣膜； 沿所述第一溝槽的一側的側壁而設置在所述第一絕緣膜的內側，并且設置在所述第二 溝槽的內部的第一柵電極； 沿所述第一溝槽的另一側的側壁而設置在所述第二絕緣膜的內側，并且設置在所述第 三溝槽的內部的屏蔽電極； 所述第一溝槽的內部的、被掩埋到所述第一柵電極與所述屏蔽電極之間的第三絕緣 膜； 通過延長所述第二溝槽，一部分被設置在所述第一柵電極上，并與所述第一柵電極連 接的柵極澆道； 通過延長所述第三溝槽，一部分被設置在所述屏蔽電極上，并與所述屏蔽電極連接的 發射極多晶硅層； 覆蓋所述第一柵電極、所述屏蔽電極、所述發射極區域、所述柵極澆道以及所述發射極 多晶硅層的層間絕緣膜； 設置在所述層間絕緣膜上，并與所述柵極澆道連接的柵極墊； 與所述柵極墊分離地設置在所述層間絕緣膜上，并與所述發射極區域、所述基極區域 和所述屏蔽電極連接的發射極。
2. 根據權利要求1所述的半導體裝置，其特征在于，所述第二溝槽以及所述第三溝槽 的開口寬度比所述第一溝槽的開口寬度窄。
3. 根據權利要求2所述的半導體裝置，其特征在于，所述第一溝槽的開口寬度比所述 第一柵電極的膜厚的兩倍窄。
4. 根據權利要求1所述的半導體裝置，其特征在于，所述第二溝槽以及所述第三溝槽 被配置在橫穿所述第一溝槽的同一直線上。
5. 根據權利要求1所述的半導體裝置，其特征在于，所述第二溝槽相對于一個的所述 第三溝槽被設為多個， 所述基極區域的、被夾設于相鄰的所述第二溝槽的部分隔著所述第一溝槽而與所述第 三溝槽對向。
6. 根據權利要求1所述的半導體裝置，其特征在于，由所述第二溝槽和所述第一溝槽 的一部分形成環狀的平面形狀，由所述第三溝槽和所述第一溝槽的一部分形成環狀的平面 形狀。
7·根據權利要求1所述的半導體裝置，其特征在于，對所述第一溝槽的側I與所述^ 二溝槽的側壁之間的第一連結部以及所述第一溝槽的側壁與所述第三溝槽的側壁z間的 第二連結部分別進行倒角而成為圓形。
8. 根據權利要求7所述的半導體裝置，其特征在于，所述第一連結部和所述第二連結 部的各自的上方不被所述發射極和所述柵極墊覆蓋。
9. 根據權利要求1至8中任一項所述的半導體裝置，其特征在于，具備： 設置于所述半導體層的背面的第二導電型的集電極層； 設置于所述集電極層的表面的集電極。
【文檔編號】H01L21/336GK104221153SQ201380019387
【公開日】2014年12月17日 申請日期:2013年10月11日 優先權日:2012年10月17日
【發明者】小野澤勇一, 高橋英紀, 吉村尚 申請人:富士電機株式會社