半導體晶片的制作方法
【專利摘要】本發明涉及一種半導體晶片(1)的制作方法，所述半導體晶片包括從晶片的主表面(2)延伸的導電過孔，所述過孔的形狀因數大于5，所述晶片(1)包括介電層(6)，所述方法包括：通過深刻蝕，在半導體晶片(1)中產生至少一個凹部(5)，所述凹部從晶片(1)的主表面(2)延伸且具有大于5的形狀因數，凹部包括側表面；在所述凹部中形成至少一個介電層(6)，包括在受控壓強反應器中的兩次處理，其中一次所述處理包括在凹部的側表面上亞常壓化學氣相沉積電介質，該化學沉積是在低于400℃的溫度下、高于100Torr的壓強下于所述反應器中進行的，另一所述處理包括在凹陷的側表面上等離子增強化學氣相沉積電介質，該化學沉積是在低于20Torr的壓強下于所述反應器中進行的；以及以導電材料(8)填充凹部，從而形成過孔。
【專利說明】半導體晶片的制作方法
【技術領域】
[0001]本發明涉及三維集成半導體晶片的制作。
【背景技術】
[0002]過去人們追求在半導體晶片的給定表面上增加晶體管的數量，現在人們正在尋求將半導體器件上下堆疊以增加其數量。
[0003]通常在相對較厚的單晶硅基板上形成晶體管，基板上方形成被多晶硅或二氧化硅隔離的相對較薄的互連部。互連部可以具有幾個層。一層導電元件可以通過被稱作(例如銅制成的)過孔(via)的垂直元件連接至另一相鄰層的導電元件。通常互連過孔直徑小于深度，參見US 5807785。據稱形狀因數則小于I。過孔填充困難已引發一些問題。
[0004]文件WO 2005/064651在圖2A至圖3B中示出了利用化學氣相沉積(CVD)或亞常壓化學氣相沉積(SACVD)填充溝槽的示例，具有部分填充之風險。該文件適用于互連過孔。
[0005]對于半導體器件，例如晶體管的三維集成，可取的是在相當大的深度范圍內形成連接部，貫穿晶片的厚度。由于空間相關原因，沿著晶片平面形成大的過孔直徑是不可取的。這些貫穿晶片的連接部也稱作“過孔”，盡管它們采用不同的方法，并且面臨著目前正在研究的技術障礙。
[0006]一個難題是經常使用的金屬導體銅容易在基板的單晶硅中擴散。這種擴散可損害相鄰半導體器件的功能性。
[0007]有一種技術叫做“淺溝槽隔離”或STI。該技術利用設在基板溝槽中的隔離體。硅中挖出的溝槽用隔離體填充。隔離體不容易在基板中擴散而改變其電性能。溝槽填充是在制作相鄰晶體管之前在高溫下進行的。因此STI技術不能適用于晶片過孔。
[0008]對于晶片過孔則造成不同的難題，這是因為導體材料(一般為金屬)能夠向晶片的單晶硅遷移，使單晶硅導電性增強，這可能造成相鄰半導體器件變得不起作用，并且因為需要在低溫下進行形成過孔，以在得到厚度變化有限的電絕緣層的同時保護預先存在的相鄰半導體結構。可以參考以下文章:“Through Silicium Via Technology一Processes andReliability for Wafer-Level 3D System Integrat1n(娃穿孔技術一晶圓級三維系統集成工藝和可靠性)”, P.Ramm, M.J.Wolf, E.Klumpp, R.Wieland, B.Wunderle 和 B.Michel 著，發表于2008年電子元件與技術會議，第841 - 846頁。
【發明內容】
[0009]對于根據本發明的晶片過孔，側壁必須在低溫下內襯一層具有最佳可能厚度均勻性的材料層。
[0010]需要一種具有導電性，同時與晶片電絕緣并且化學隔離的貫通晶片過孔，以防止晶片被諸如銅的導電材料污染。
[0011]本發明使這種情形有所改善。
[0012]本發明在于專用于制備這種貫通晶片過孔的CVD工藝。
[0013]本發明涉及一種半導體晶片的制作方法，所述半導體晶片包括從晶片的主表面延伸的導電貫通過孔，所述過孔的形狀因數大于5。所述晶片包括介電層。所述方法包括通過深刻蝕在半導體晶片中形成形狀因數大于5的至少一個通孔。所述通孔包括側表面。所述方法還包括在所述通孔中形成至少一個介電層，包括在受控壓強下于反應器中進行兩次處理:
[0014]其中一次處理包括在孔的側表面上亞常壓化學氣相沉積電介質，該化學沉積是在低于400°C的溫度下、高于10Torr的壓強下于所述反應器中進行的；
[0015]一次處理包括在孔的側表面上等離子增強化學氣相沉積電介質，該化學沉積是在低于20ΤΟ1Γ的壓強下于所述反應器中進行的。所述方法還包括以導電材料填充所述孔，從而形成過孔。
[0016]填充是在形成所述介電層之后發生的。因此形成了具有規則形狀、因此具有低電阻的貫通晶片過孔。以兩次處理形成的介電層與孔的側表面的符合度高。介電層的厚度在孔的底部附近一般較薄，在孔的邊緣附近較厚，這兩個厚度之間的比值大于55%。在側表面的任一點，厚度比主表面2上的介電層的厚度大30%，優選大40%。
[0017]在一個實施例中，導電材料包含銅。
[0018]在一個實施例中，介電層包含二氧化硅。該材料的優良介電常數帶來益處。
[0019]在一個實施例中，半導體晶片包含單晶硅。
[0020]在一個實施例中，介電層具有基本上圓柱狀的側表面。在低于400°C的沉積溫度下容易在孔的側壁上得到所謂“符合的”介電沉積物，其值約為30-40%甚至更高(與在頂表面上沉積的厚度相比)。介電層能夠使深刻蝕工藝產生的不規則處變得光滑。
[0021]在一個實施例中，亞常壓化學氣相沉積是在等離子增強化學氣相沉積之前在半導體晶片上進行的。等離子增強化學氣相沉積為亞常壓化學氣相沉積得到的第一介電子層增加一個第二介電子層。孔的側表面的意思是所考慮的步驟或子步驟期間的自由側表面。
[0022]在一個實施例中，亞常壓化學氣相沉積是在等離子增強化學氣相沉積之后在半導體晶片上進行的。亞常壓化學氣相沉積為等離子增強化學氣相沉積得到的第一介電子層增加一個第二介電子層。
[0023]在一個實施例中，至少一次處理是在大于250nm/min,優選大于300nm/min的沉積速率下進行的。
[0024]在一個實施例中，形成介電層之后，所述方法包括在介電層上形成金屬層。金屬層形成阻擋導電材料擴散的屏障，所述金屬層包括T1、TiN、Ta、TaN、Ru中的至少一種。
[0025]在一個實施例中，孔的刻蝕步驟包括從所述主表面開始進行深刻蝕。
[0026]根據另一方面，本發明涉及一種通過在受控壓強下于反應器中，在半導體晶片上連續沉積來制備金屬連接部的方法，所述半導體晶片包括與所述半導體晶片的主表面基本上垂直的至少一個孔，該孔的形狀因數大于5。所述方法包括:
[0027]在孔的自由內表面上亞常壓化學氣相沉積介電層，所述介電層的最小厚度比主表面上的介電層的厚度大30%，該化學沉積是在低于400°C的溫度、高于10Torr的壓強下于反應器中進行的；
[0028]在孔的自由內表面上等離子增強化學氣相沉積具有相似的組成的介電層，該等離子增強化學氣相沉積是在低于20Torr的壓強下于所述反應器中進行的；以及
[0029]以導電材料填充所述孔。
[0030]取決于其他既定后續步驟，所述孔可具有臨時或最終底部。凹部的底部一般是導電的，可選地在拋光之后連接至過孔。
[0031]這里的形狀因數的意思是高度與直徑之比。
[0032]所述方法可以在例如WO 2012/013869所述的化學氣相沉積反應器中進行，請讀者參考該文件。
【專利附圖】
【附圖說明】
[0033]閱讀一些實施例的詳細說明，將更好地理解本發明，這些實施例作為示例絕不會構成限制，并以附圖示出，在附圖中:
[0034]圖1是制作過程中帶有通孔的半導體器件的截面；
[0035]圖2是后續步驟中圖1的半導體器件的截面；
[0036]圖3是后續步驟中圖1的半導體器件的截面；并且
[0037]圖4是帶有貫通過孔的半導體器件的截面。
[0038]以下附圖和說明主要包含確定性的元件。因此這些附圖和說明不僅可以用來更好地理解本發明，而且必要時可以有助于本發明的界定。
[0039]本發明不限于這里僅作為示例給出的所述方法和裝置的示例，而是包含在本發明的權利要求范圍內本領域的技術人員可以想到的所有變體。
【具體實施方式】
[0040]CMOS技術中的三維集成技術可以提供這樣的前景:減小晶體管尺寸，達到在減少傳播延遲和限制能源消耗方面的性能。利用這些三維技術在基板中采用硅穿孔(TSV)，能夠實現芯片的高密度堆疊，同時繼續保留低電阻的觸點。制作工藝基于三個主要步驟:形成孔、沉積接口和填充過孔。接口沉積這個中間步驟很關鍵，因為首先必須矯正或覆蓋硅中深刻蝕步驟造成的缺陷，其次必須將過孔的直徑保持為能在第三步驟中通過化學沉積填充銅。該接口具有幾個功能:作為電絕緣體、銅擴散屏障、以及硅與銅焊盤之間的助粘劑。接口可由阻擋銅擴散的阻擋層以及比阻擋層厚的電絕緣S12層構成。絕緣層是實現形狀因數大于5:1的貫通晶片過孔所需電氣性能的重要元素。已提出一種過孔集成方案，使得能夠在這些高形狀因數的過孔的孔中沉積介電層，沉積是最后的操作并且在限于低值的沉積溫度下進行。
[0041]絕緣、高形狀因數的均勻性、低溫一目前每個標準單獨都可以利用一種適用于半導體的諸如PECVD (等離子增強CVD)、SACVD (亞常壓CVD)、HPCVD (高壓CVD)、LPCVD (低壓CVD)、APCVD(常壓CVD)等常規氧化物沉積技術實現，但不滿足其他標準。根據發明人所作分析，LPCVD技術能得到質量優良的絕緣層(介電性、均勻性)，但鑒于預期的應用，需在低生長速率和非常高的沉積溫度下實現(>500°C)。APCVD技術不能在低于400°C的溫度下得到質量良好的絕緣層，同時具有低生長速率。PECVD技術通過使用等離子體，允許高沉積速率和在低溫下操作，但不能均勻填充縱橫比高于5:1的過孔。最后，HPCVD沉積的特征在于非常好的符合度、低溫相容性，但具有低介電性能。
[0042]如圖1可見，截面中，半導體晶片I或基板包括主表面2、相對面3和側邊。為了圖解需要，側邊任意地示出，但不排除晶片可能較寬的情況。實際上，半導體晶片是具有規范化直徑(例如200或300_)的圓盤。這里主表面2處于頂部位置，相對面3處于底部位置。主表面2之所以這樣稱謂是因為基本上從該表面開始實施方法。一般來說，半導體晶片I包括單晶硅基體。
[0043]半導體器件可以存在于先前制作步驟中得到的半導體晶片I中。請讀者參照前面提及的Ra_的文章。半導體器件的存在需要很強的溫度限制，以防止其摻雜物再活化及其特性改變甚至受到破壞。可取的是，溫度不高于500°C，優選不高于400°C。
[0044]半導體晶片I從頂表面2開始形成凹陷4。與其較大的表面相比，凹陷4較淺。凹陷4可利用刻蝕技術實現。一般來說，槽4是可選的。從頂表面2開始(這里在凹陷4中)在底表面3的方向形成孔5。孔5是通孔。孔5是利用深刻蝕技術，例如氟化等離子干法刻蝕形成的。孔5開放至未示出的下方導電元件上。下方導電元件形成孔5的底部。下方導電元件可以充當刻蝕終止層。孔5包括環形截面(回轉)的側表面5a或壁。側表面5a基本上為圓柱狀，可能具有深度方向的波紋。孔5的直徑小于凹陷4的最小長度和寬度，例如比該最小值小10%，例如5%。
[0045]在半導體晶片I上沉積介電層6，優選Si02。沉積包括兩次處理。這些處理是在相同的反應器中進行的(參見W02012/013869)。在孔5的側表面5a上形成介電層6。可以在凹陷4上形成介電層6。
[0046]這兩次處理可以化學沉積相同的材料。這兩次處理接續進行，每次處理之間保持壓強，即壓強保持在在一次處理的壓強與另一次處理的壓強之間。
[0047]發明人發現在同一個反應器中結合上述兩個技術，以PECVD+HPCVD或HPCVD+PECVD的順序執行這兩個過程，能夠獲得遠高于疊加兩個絕緣子層的質量結果。先后順序的選擇取決于:要填充的過孔的類型，例如如果過孔在主表面附近變窄，則首先進行PECVD ;刻蝕后的表面狀況，例如如果孔的表面相當粗糙，則首先進行HPCVD ;并且取決于基板上的過孔網絡的密度,例如如果網絡密集,則首先進行HPCVD，如果網絡寬，則首先進行PECVD0
[0048]貫通晶片過孔的優點如下:
[0049]PECVD所沉積的子層通過低溫沉積，特別是通過增大先前HPCVD沉積物的密度并限制其吸水的方式，提高了組件的介電性能；
[0050]HPCVD所沉積的子層允許在過孔壁的整個高度沉積氧化物，所述過孔壁是均勻的以保證均一的介電特性。這種符合度還能減小過孔頂部的懸垂效果，這是后續步驟中銅填充的限制因素(掩蔽效應)。其還能通過使刻蝕引起的缺陷平滑化來彌補這種缺陷；
[0051]總體令人滿意的沉積速率(>300nm/min)，以及根據生產需要的均勻度。
[0052]一次處理包括等離子增強化學氣相沉積，其溫度介于200和400°C之間，優選介于200和300°C之間，壓強介于2和20Torr之間，優選介于2和15Torr之間，更優選介于5和1Torr之間，等離子能量介于300和1200W之間，優選介于500和800W之間，前驅體流量介于500和2000mg/min之間，優選介于1000和1500mg/min之間。O2和O3氧流量介于500和1500scc/min之間,優選介于800和1200scc/min之間，see表示微電子學中使用的標準立方厘米,含有10-18%的O3，優選12-16%的03。等離子體是通過射頻產生的，頻率介于10和20MHz之間，優選介于12和15MHz之間。
[0053]另一處理包括亞常壓化學氣相沉積，溫度介于200和400°C之間，優選介于250和350°C之間，壓強介于100和600Torr之間，優選介于200和400Torr之間，前驅體流量介于500和2000mg/min之間，優選介于1000和1500mg/min之間。O2和O3氧流量介于1000和3000scc/min 之間，優選介于 1500 和 2000scc/min 之間，含有 10-18% 的 O3，優選 12-16%的03。上述亞常壓化學氣相沉積對于子層的良好均勻性以及電絕緣性來說是高效率的。
[0054]介電層6覆蓋孔5的側壁。介電層6提供理想上圓柱狀的內表面，實際上在孔5底部附近略微變窄變薄G1)，在主表面2附近變厚(e2)。介電層6在主表面2上甚至更厚，厚度為ep。厚度el可以比厚度％厚30%，優選40%。厚度e2可以比厚度ep厚50%，優選60%。比率el/e2是沉積物符合度的指標。理想的ei/e2比率是I。實際的ei/e2比率高于55%,優選65%。在圖2中，介電層6的厚度被夸大很多，所不介電層6是理想的，即為圓柱狀。
[0055]介電層6 (例如完全)覆蓋晶片本體的單晶硅。
[0056]得到了圖2所示的半導體晶片I。介電層6的厚度介于10nm和100nm之間，優選地介于200和500nm之間,例如為200nm。側表面5a上的介電層6的厚度隨著遠離頂表面2而減小。偏移率，即厚度變化與形狀因數的比率可以小于16% ;S卩(最大厚度-最小厚度)/最小厚度/形狀因數〈16%，優選〈10%，甚至為6%。所述處理得到的子層可以熔合在一起。
[0057]在半導體晶片I上沉積阻擋層7。該沉積物可以是各向同性的(例如通過CVD)，或者定向的(例如通過PVD)。阻擋層7包括幾乎不能在單晶硅中擴散的金屬或金屬氮化物。阻擋層7包括以下成分中的至少一種:鈦、氮化鈦、鉭、氮化鉭、釕。阻擋層7如果是鈦、鉭、或釕制成的，則可以具有導電性，或者如果是金屬氮化物制成的，則可以具有電絕緣性。在側表面5a上形成阻擋層7。在凹陷4上形成阻擋層7。阻擋層7的厚度介于I和10nm之間，優選地介于5和15nm之間，例如為10nm。在圖3和圖4中，阻擋層7的厚度被夸大很多。事實上，阻擋層7的厚度比介電層6的厚度薄10-100倍。阻擋層7 (例如完全)覆蓋介電層6。
[0058]這就得到了圖3所示的半導體晶片I。在圖3中，阻擋層7a的厚度被夸大很多，所示阻擋層7是理想的，即為圓柱狀。
[0059]在半導體晶片I上沉積導電材料，例如銅。該導電材料是在電鍍后利用均勻PVD (物理氣相沉積)技術沉積的。導電材料填充孔5，從而形成過孔8。導電材料填充凹陷4，形成電觸點或焊盤9。以此方式，得到了很深的過孔，其電阻低，在基板本體中擴散的風險小，并且具有規則形狀。然后可以將半導體晶片I的相對面3拋光。拋光去除了沉積在孔底部的絕緣體和阻擋材料。拋光暴露了過孔中導電材料的端部。因此可以電連接與相對面3齊平的過孔端部。該導電材料可以是銅或鎢。形成介電層之后，孔的側表面可以比之前光滑。可以在I與20Torr之間的壓強下進行等離子增強化學氣相沉積。
[0060]換言之，本發明提供了一種在低溫下制作貫通晶片過孔的方法，其具有幾ym或幾十ym的圖案，具有高于5、通常高于8的高形狀因數，在孔的壁上沉積最佳可能符合度、在孔的底部沉積最小可能符合度的電絕緣屏障。半導體晶片I設有貫通過孔，該過孔的直徑介于10和50 μ m之間，長度大于50 μ m，該過孔包括中央導體、厚度介于I和10nm之間的阻擋層、以及晶片本體厚度的連續絕緣層，該絕緣層的厚度介于10nm和100nm之間。偏移率小于16%。阻擋層周圍的絕緣層的最小厚度比主表面上的絕緣層的最小厚度大30%。
[0061]通過比較，發明人確定在介于200和450°C之間的溫度下沉積時:
[0062]PECVD沉積提供小于30%的符合度。對于過孔底部附近的I μ m的絕緣層厚度，為獲得15%的符合度必須提供大于6 μ m的總厚度，為獲得7%的符合度必須提供大于12 μ m的總厚度。
[0063]HPCVD沉積提供大于40 %的符合度。然而，由于介電特性比利用以上技術時低，因此過孔底部附近的絕緣層的厚度遠遠大于I μ m。
[0064]HPCVD沉積后進行PECVD沉積提供大于35%的總符合度和令人滿意的介電特性。過孔底部附近的絕緣層的厚度可以為I μ m，HPCVD沉積后進行PECVD沉積改善了利用HPCVD沉積獲得的層的介電特性。
【權利要求】
1.一種半導體晶片(I)的制作方法，所述半導體晶片包括從所述晶片的主表面(2)延伸的導電貫通過孔，所述過孔的形狀因數大于5，所述晶片(I)包括介電層(6)，所述方法包括: 通過深刻蝕，在所述半導體晶片(I)中形成形狀因數大于5、從所述晶片(I)的所述主表面(2)延伸的至少一個通孔(5)，所述通孔包括側表面(5a)， 通過在受控壓強下于反應器中進行兩次處理，在所述通孔(5)中形成至少一個介電層(6)，其中一次所述處理包括在所述通孔(5)的所述側表面(5a)上亞常壓化學氣相沉積電介質，該化學沉積是在低于400°C的溫度下、高于10Torr的壓強下于所述反應器中進行的，另一所述處理包括在所述通孔(5)的所述側表面(5a)上等離子增強化學氣相沉積電介質，該化學沉積是在低于20Torr的壓強下于所述反應器中進行的；以及 以導電材料(8)填充所述通孔，從而形成過孔。
2.根據權利要求1所述的方法，其中所述導電材料(8)包括銅或鎢，所述電介質包括二氧化硅，并且所述半導體晶片(I)包括單晶硅。
3.根據以上權利要求之一所述的方法，其中所述介電層(6)具有40%以內的基本上圓柱狀的側表面。
4.根據以上權利要求之一所述的方法，其中亞常壓化學氣相沉積是在等離子增強化學氣相沉積之前在所述半導體晶片(I)上進行的。
5.根據以上權利要求之一所述的方法，其中所述兩次處理中的至少一次處理是以高于250nm/min的沉積速率,優選300nm/min的沉積速率進行的。
6.根據以上權利要求之一所述的方法，在形成所述介電層(6)之后包括:在所述介電層(6)上形成金屬層(7)，所述金屬層(7)形成阻擋所述導電材料(8)擴散的屏障，所述金屬層包括T1、TiN, Ta、TaN, Ru中的至少一種。
7.根據以上權利要求之一所述的方法，其中亞常壓化學氣相沉積是在介于200和400°C之間，優選介于250和350°C之間的溫度下進行的。
8.根據以上權利要求之一所述的方法，其中亞常壓化學氣相沉積是在介于100和600Torr之間，優選介于200和400Torr之間的壓強下進行的。
9.根據以上權利要求之一所述的方法，其中亞常壓化學氣相沉積和/或等離子增強化學氣相沉積是在介于500和2000mg/min之間,優選介于1000和1500mg/min之間的前驅體流量下進行的。
10.根據以上權利要求之一所述的方法，其中亞常壓化學氣相沉積是在介于1000和3000scc/min之間,優選介于1500和2000scc/min之間的02/03流量下進行的。
11.根據以上權利要求之一所述的方法，其中等離子增強化學氣相沉積是在介于200和400°C之間，優選介于200和300°C之間的溫度下進行的。
12.根據以上權利要求之一所述的方法，其中等離子增強化學氣相沉積是在介于I和20Torr之間,優選介于5和1Torr之間的壓強下進行的。
13.根據以上權利要求之一所述的方法，其中等離子增強化學氣相沉積是利用功率介于300和1200W之間，優選介于500和800W之間的等離子體進行的。
14.根據以上權利要求之一所述的方法，其中等離子增強化學氣相沉積是在介于500和1500scc/min之間，優選介于800和1200scc/min之間的02/03流量下進行的。
15.根據以上權利要求之一所述的方法，其中等離子增強化學氣相沉積和/或亞常壓化學氣相沉積是在含有10-18%的O3，優選12-16%的O3的02/03流量下進行的。
16.根據以上權利要求之一所述的方法，其中所述過孔的直徑介于10和50μ m之間，長度大于50 μ m。
17.根據以上權利要求之一所述的方法，其中在形成所述介電層后，所述通孔的所述側表面(5a)比之前平滑。
【文檔編號】H01L21/768GK104247004SQ201380013617
【公開日】2014年12月24日 申請日期:2013年3月8日 優先權日:2012年3月12日
【發明者】J·維蒂耶洛, J-L·德爾凱里 申請人:阿爾塔科技半導體公司