高性能多指應變硅鍺溝道pfet和制造方法

高性能多指應變硅鍺溝道pfet和制造方法
【專利摘要】提供了一種場效應晶體管和制造方法。所述場效應晶體管包括設置在硅基板上的多個細長的單軸應變的SiGe區，這些SiGe區定向為使得它們平行于電載流子在溝道中的流動方向。所述細長的單軸應變的SiGe區定向為垂直于晶體管柵極并且橫跨晶體管柵極。
【專利說明】高性能多指應變硅鍺溝道PFET和制造方法

【技術領域】
[0001] 本發明總地涉及半導體制造，更特別地，涉及場效應晶體管的制造。

【背景技術】
[0002] 眾所周知，在窄應變硅鍺（SiGe)溝道PFET中實現顯著的性能提升。與其中應變 是雙軸的寬SiGe溝道PFET不同，在窄SiGe溝道PFET中，應變主要是單軸的，單軸應變優 于雙軸應變。對于大多數邏輯應用，需要多指FET來在提供傳遞所需驅動電流所需要的所 需總寬度的同時實現單軸應變。塊體或絕緣體上硅（SOI)上的傳統的多指器件包括屬于單 個器件的指（finger)之間的淺溝槽隔離（STI)，其可能將器件占用面積（大小）增大到不可 取的程度。隨著技術趨向于微型化和高性能，可取的是具有高性能多指應變硅鍺溝道PFET 和制造方法。


【發明內容】

[0003] 在一個實施例中，提供一種場效應晶體管。所述場效應晶體管包括：娃基板；多 個細長單軸應變SiGe區，設置在硅基板上；柵極，設置在硅基板上以及所述多個細長SiGe 區上，其中，柵極定向為垂直于SiGe區；溝道區，設置在柵極下方，其中，電載流子流過該溝 道；源區，設置在柵極的第一側；漏區，設置在柵極的第二側，其中，所述多個細長SiGe區定 向為平行于電載流子在溝道中的流動方向。
[0004] 在另一實施例中，提供一種場效應晶體管。所述場效應晶體管包括：娃基板；棚 極，設置在基板上；源區，設置在柵極的第一側；漏區，設置在柵極的第二側；多個細長單軸 應變SiGe區，設置在硅基板上，并且定向為垂直于柵極，其中，所述多個細長單軸應變SiGe 區橫跨柵極；第一淺溝槽隔離區和第二淺溝槽隔離區，第一淺溝槽隔離區設置在所述多個 細長單軸應變SiGe區的第一側，第二淺溝槽隔離區設置在所述多個細長單軸應變SiGe區 的第二側；抬高源極，設置在源區上方；抬高漏極，設置在漏區上方。
[0005] 在另一實施例中，提供一種場效應晶體管。所述場效應晶體管包括娃基板。娃基板 具有第一閾值電壓。所述場效應晶體管還包括設置在硅基板上的多個細長單軸應變指，其 中，指具有第二閾值電壓，并且其中，第一閾值電壓大于第二閾值電壓。所述場效應晶體管 還包括：柵極，設置在硅基板上以及所述多個細長指上，其中，柵極定向為垂直于指區；溝 道區，設置在柵極下方，其中，電載流子流過溝道區；源區，設置在柵極的第一側；漏區，設 置在柵極的第二側，其中，所述多個細長指定向為平行于電載流子在溝道區中的流動方向。
[0006] 在另一實施例中，提供一種場效應晶體管。所述場效應晶體管包括：硅基板；柵 極，設置在硅基板上；源區，設置在柵極的第一側；漏區，設置在柵極的第二側；以及多個細 長單軸應變SiGe區，設置在硅基板上，并且定向為垂直于柵極，其中，所述多個細長單軸應 變SiGe區橫跨柵極；第一淺溝槽隔離區和第二淺溝槽隔離區，第一淺溝槽隔離區設置在所 述多個細長單軸應變SiGe區的第一側，第二淺溝槽隔離區設置在所述多個細長單軸應變 SiGe區的第二側；抬高源極，設置在源區上方；抬高漏極，設置在漏區上方，其中，抬高源極 和抬高漏極包括單晶硅，并且摻雜硼。在另一實施例中，提供一種形成場效應晶體管的方 法。所述方法包括：在硅基板中形成隔離區；在硅基板上生長SiGe層；從SiGe層形成多個 指；并且形成定向為垂直于所述多個指的柵極。
[0007] 在另一實施例中，提供一種設計處理。所述設計處理包括：輸入表示非暫態計算機 可讀介質中所包含的電路設計結構的設計文件，所述設計文件在被計算機執行時生成包括 場效應晶體管的電路設計結構，其中，所述場效應晶體管包括：硅基板；多個細長單軸應變 SiGe區，設置在硅基板上；柵極，設置在硅基板上以及所述多個細長SiGe區上，其中，柵極 定向為垂直于SiGe區；溝道區，設置在柵極下方，其中，電載流子流過溝道；源區，設置在柵 極的第一側；漏區，設置在柵極的第二側，其中，所述多個細長SiGe區定向為平行于電載流 子在溝道中的流動方向。

【專利附圖】

【附圖說明】
[0008] 當考慮下面結合附圖進行的描述時，本發明的結構、操作和優點將變得更加清楚。 附圖意圖是例示性的，而非限制。
[0009] 為了例示清楚，可省略或不按比例例示一些圖中的某些元件。為了例示清楚，截面 圖可以是"切片"或"近視"截面圖的形式，這些"切片"或"近視"截面圖省略了會在其它情 況下在"真實的"截面圖中可見的某些背景線。
[0010] 通常，類似的元件在附圖的各個圖中可以用類似的編號表示，在這種情況下，典型 地，最后兩個有效數字可以是相同的，最高位是附圖的編號。此外，為清楚起見，在某些附圖 中可省略一些標號。
[0011] 圖1是本發明的實施例的側視圖。
[0012] 圖2是圖1的實施例的俯視圖。
[0013] 圖3是圖2的實施例沿著線A-A'示出的截面圖。
[0014] 圖4是圖2的實施例沿著線B-B'示出的截面圖。
[0015] 圖5-8示出根據本發明的實施例的方法的處理步驟。
[0016] 圖9是具有抬1?的源極和漏極的替代實施例的俯視圖。
[0017] 圖10是替代實施例沿著圖9的線B - B'示出的截面圖。
[0018] 圖11是圖9的實施例的側視圖。
[0019] 圖12是指示根據本發明的實施例的方法的處理步驟的流程圖。
[0020] 圖13是指示橫向應變和指寬度之間的關系的圖表。
[0021] 圖14是指示驅動電流與指寬度之間的關系的圖表。
[0022] 圖15示出示例性設計流程的框圖。

【具體實施方式】
[0023] 本發明的實施例提供一種多指應變SiGe溝道PFET晶體管。指是可以通過蝕刻處 理形成的細長SiGe區。常規的淺溝槽隔離（STI)用于形成不同FET或FET組之間的隔離， 但是不用在特定FET的指之間。該方法節省面積，從而縮小了 PFET所需的總管芯面積。因 此，與現有技術的方法相比，PFET具有縮小的"占用面積"。包括SiGe的指與包括硅的基 板之間的閾值電壓差使得可以省略指之間的STI，因為由于硅的閾值電壓與SiGe指相比較 高，將有可以忽略的電流泄漏。
[0024] 此外，該方法還為可選的抬高源極/漏極（RSD)和/或嵌入應激源（stressor)提 供更大面積。在指之間的空間中，柵極與硅基板接觸。然而，由于這些基板區與SiGe指之 間的閾值電壓差顯著（例如?對于典型的SiGe溝道和Si基板，350-400mV)，這些區將處于 耗盡狀態，因此，對于器件泄漏和電容的貢獻最小。窄SiGe溝道的跨導（gm)的顯著增大證 明指引發的小面積損失。
[0025] 圖1是根據本發明的實施例的半導體結構100的側視圖。半導體結構100包括硅 基板102。設置在硅基板102上的是細長SiGe區104,其被稱為"指"。在一個實施例中，指 104具有在大約5納米至大約25納米的范圍內的厚度T。晶體管106和108設置在指104 上。晶體管106和108是P型場效應晶體管（(PFET)。指104誘導改進PFET載流子遷移 率的單軸應變。晶體管106包括設置在薄柵極電介質層114上的柵極115。墊片110和墊 片112與柵極115相鄰地設置。晶體管108也具有類似于晶體管106的柵極、柵極電介質 和墊片那樣布置的柵極、柵極電介質和墊片。然而，為清楚起見，僅示出了晶體管106的元 件的標號。有源區域117、119和121在基板102中被設置為與晶體管106和108的柵極相 鄰。有源區域117U19和121形成相鄰晶體管的源區或漏區。溝道區123和125分別設置 在晶體管106和108的柵極下方。
[0026] 圖2是類似于圖1的實施例的半導體結構200的俯視圖。在該視圖中，多個指204 是可見的。如前所述，類似的元件在附圖的各個圖中可以用類似的編號表示，在這種情況 下，典型地，最后兩個有效數字可以是相同的，最高位是附圖的編號。例如，圖2的基板202 類似于圖1的基板102。柵極電介質與指204接觸，并且還在指204之間的區域中與基板 202接觸。然而，由于基板區202與SiGe指204之間的閾值電壓差顯著，基板區202處于耗 盡狀態，并且對器件泄漏和電容的貢獻最小。在一個實施例中，基板202與指204之間的閾 值電壓差在350至400mV的范圍內。
[0027] 隔離區218和220使晶體管206和晶體管208與其他晶體管隔離。隔離區可以包 括氮化物、氧化物、氮氧化物或其他合適材料。
[0028] 指204定向為垂直于柵極215,并且橫跨晶體管206的柵極215。指204定向為平 行于電載流子（空穴）的流動方向，其用箭頭"e"指示。指是細長的，這使得它們產生單軸 應變，單軸應變對于改進載流子遷移率比雙軸應變更有效率。在一個實施例中，指204的長 度L與其寬度W的比率在10至40的范圍內。在一個實施例中，指204的長度L在大約0. 5 微米至大約3微米的范圍內，指204的寬度W在大約30納米至大約80納米的范圍內，但是 可以使用更小的或更大的值。每個指相隔間隔距離S。在一個實施例中，間隔S在大約10 納米至大約40納米的范圍內。節距P是相鄰指的中間點之間的距離，在一些實施例中，可 以在大約50納米至大約100納米的范圍內，但是可以使用更小的或更大的值。
[0029] 注意，由于前面所提及的指與硅基板之間的閾值電壓差，在多個細長的單軸應變 的SiGe指204之間不存在隔離區，這有助于縮小PFET所需的間隔，因為可以將指204更靠 近地放置在一起。因為閾值電壓差，PFET的性能由SiGe指204確定，并且因為指之間的硅 具有高得多的閾值電壓，所以該硅對于截止電流或驅動電流沒有顯著貢獻。
[0030] 圖3是類似于圖2的實施例的半導體結構300沿著線A - A'示出的截面圖。在該 視圖中，三個指304是可見的，設置在硅基板302上、隔離區318與320之間。柵極電介質 314設置在指304上，并且還設置在基板302上、指304之間的區域中。柵極315設置在柵 極電介質314上。在一個實施例中，柵極電介質314包括氧化鉿、硅酸鉿、氧化鋁或這些材 料的組合。在一個實施例中，柵極315包括諸如以下的材料：氮化鈦、氮化鉭、氮化鈦鋁、氮 化鉭鋁、碳化鉭、鎢、氮化鎢或它們的組合。柵極材料的選擇確定柵極功函數，其繼而影響閾 值電壓。因此，前述柵極材料可以被稱為"功函數調整金屬"。
[0031] 多晶硅層可選地存在于功函數調整金屬上，并且可以部分地或全部地硅化。更換 金屬柵極處理也可以與本發明的實施例一起使用。因此，用于柵極315的其他材料是可能 的，包括，但不限于，鋁、鎢、氮化鎢、氮化鈦（TiN)或釕（Ru)。注意，雖然在圖3中示出了三 個指，但是可以使用更多的或更少的指。所使用的指的數量取決于期望的設計和設計約束。 例如，期望的器件寬度可以是確定有多少個指可以配裝在隔離區之間的因素。在一個實施 例中，可以使用三個至八個指。
[0032] 圖4是類似于圖2的實施例的半導體結構400沿著線B - B'示出的截面圖。在該 視圖中，三個指404是可見的，設置在硅基板402上、隔離區418與420之間。
[0033] 圖5是示出根據本發明的實施例的方法開始時的半導體結構500的俯視圖。半導 體結構500包括硅基板502。
[0034] 圖6是示出在隨后的形成隔離區618和620的處理步驟之后的半導體結構600的 俯視圖。隔離區618和620可以是本領域中已知的標準的淺溝槽隔離（STI)區。可以通過 下述方式形成隔離區618和620 :在基板602中蝕刻腔體，然后在這些腔體中沉積絕緣材料 (諸如氧化物、氮化物或氮氧化物），接著進行化學機械拋光（CMP)。
[0035] 圖7是示出在隨后的生長硅鍺（SiGe)層727的處理步驟之后的半導體結構700 的俯視圖。在一個實施例中，SiGe層727具有在大約20原子百分比至大約40原子百分比 的范圍內的鍺濃度。可以例如通過低壓化學氣相沉積（LPCVD)或超高真空化學氣相沉積 (UHVCVD)方法在硅基板上外延生長SiGe層（727)。SiGe層（727)是與底層Si基板匹配的 晶格，結果，受到雙軸壓縮應變。一旦通過被稱為邊緣松弛的機制將SiGe切割為指，應變就 被轉換為單軸壓縮應變。
[0036] 圖8是示出在隨后的形成SiGe指804的處理步驟之后的半導體結構800的俯視 圖。這通過移除SiGe層（圖7的727)的部分以暴露硅基板802的部分來進行。SiGe層的 部分的移除可以用工業標準的光刻和/或蝕刻方法來執行。在另一實施例中，可以使用側 壁圖像轉印（SIT)技術來形成指804。側壁圖像轉印處理是眾所周知的，并且是Cronin等 人的美國專利5, 795, 830的主題，該專利通過引用并入本文。
[0037] 在形成指804之后，形成晶體管柵極以及相關聯的電介質膜和墊片，得到類似于 圖2的半導體結構200的半導體結構。
[0038] 圖9是根據替代實施例的具有抬高源極和漏極（RSD)的半導體結構900的俯視 圖。半導體結構900類似于圖2的半導體結構200,除了 RSD材料924設置在硅基板上方之 夕卜。RSD材料可以包括單晶硅或SiGe，并且可選地可以摻雜p型摻雜物，諸如硼。可以通過 諸如低壓化學氣相沉積（LPCVD)外延或超高真空化學氣相沉積（UHCVD)外延的外延法來形 成RSD結構。RSD實施例具有各種優點，包括減小寄生電阻。
[0039] 圖10是類似于圖9的實施例的半導體結構1000沿著線B-B'示出的截面圖。在 該視圖中，三個指1004是可見的，設置在硅基板1002上、隔離區1018與1020之間。RSD材 料1024設置在指1004上，還設置在基板1002上、指1004之間的區域中。注意，沿著圖9 的線A - A'的截面圖類似于圖3的半導體結構300的截面圖。
[0040] 圖11是類似于圖9的實施例的半導體結構1100的側視圖。在該視圖中，可以看 出，RSD材料1124設置在指1104上，并且與晶體管1106的柵極1115相鄰，類似地，與晶體 管1108的柵極相鄰。
[0041] 圖12是指示根據本發明的實施例的方法的處理步驟的流程圖。在處理步驟1252 中，在硅基板中形成隔離區（參見圖6的618和620)。在處理步驟1254中，在硅基板上生 長硅鍺（SiGe)層（參見圖7的700)。在處理步驟1256中，形成用于減小單軸應變的SiGe 指（參見圖8的804)。通過移除在處理步驟1254中生長的SiGe層的部分來形成SiGe指。 在處理步驟1258中，形成柵極、以及柵極電介質和柵極側壁墊片（參見圖1的106)。可選 地，可以執行處理步驟1260來形成抬高源區和抬高漏區（參見圖11的1124)。
[0042] 圖13是指示根據本發明的實施例的晶體管的指寬度和橫向應變之間的關系的圖 表1300。寬指擁有雙軸應變，其具有橫向分量和縱向分量。因為橫向分量禁止載流子遷移， 所以它是不希望的。如圖表1300中所示，當指寬度低于50納米時，橫向應變顯著地減小。 為了盡可能地減小橫向應變，該性質使得具有窄指是希望的。
[0043] 圖14是指示根據本發明的實施例的晶體管的指寬度和驅動電流之間的關系的圖 表1400。在圖表1400中可以看出，驅動電流隨著指的寬度接近10納米而顯著地增大。這 是因為窄指減小不希望的橫向應變，從而增大載流子遷移率，這繼而增大驅動電流，因此創 建具有改進的性能特性的晶體管。
[0044] 圖15示出例如在半導體1C邏輯設計、仿真、測試、布局和制造中使用的示例性設 計流程1600的框圖。設計流程1600包括處理、機器和/或機構，其用于對在邏輯上或在功 能上產生上面所述的并且在圖1-12中示出的設計結構和/或器件的等同表示的設計結構 或器件進行處理。可以在機器可讀傳輸或存儲介質上將設計流程1600處理和/或產生的 設計結構編碼為包括數據和/或指令，這些數據和/或指令在數據處理系統上被執行或以 其他方式處理時產生硬件組件、電路、器件或系統的在邏輯上、在結構上、在機械上或在功 能上等同的表示。機器包括，但不限于，在1C設計處理中所使用的任何機器，所述1C設計 處理諸如設計、制造或仿真電路、組件、器件或系統。例如，機器可以包括：光刻機器、用于產 生掩膜的機器和/或設備（例如，電子束微影系統）、用于對設計結構進行仿真的計算機或 設備、在制造或測試處理中所使用的任何設備、或用于將設計結構的在功能上等同的表示 編程到任何介質中的任何機器（例如，用于對可編程門陣列進行編程的機器）。
[0045] 設計流程1600可以根據正被設計的表示的類型而變化。例如，用于構建專用 IC(ASIC)的設計流程1600可以不同于用于設計標準組件的設計流程1600、或用于將 設計實例化到可編程陣列中的設計流程1600,所述可編程陣列例如Altera? Inc.或 Xilinx? Inc.提供的可編程門陣列（PGA)或現場可編程門陣列（FPGA)。
[0046] 圖15例示包括優選被設計處理1610處理的輸入設計結構1620的多個這樣的設 計結構。設計結構1620可以是由設計處理1610產生和處理以生成硬件器件的在邏輯上等 同的功能表示的邏輯仿真設計結構。設計結構1620還可以包括或替代地包括當被設計處 理1610處理時產生硬件器件的物理結構的功能表示的數據和/或程序指令。不管是否表 示功能和/或結構設計特征，設計結構1620都可以使用諸如通過核心開發器/設計器實現 的電子計算機輔助設計（ECAD)來產生。當被編碼在機器可讀數據傳輸、門陣列或存儲介質 上時，設計結構1620可以被設計處理1610內的一個或多個硬件和/或軟件模塊訪問和處 理，以對電子組件、電路、電子或邏輯模塊、設備、器件或系統（諸如圖1-12中所示的那些） 進行仿真或以其他方式在功能上表示它們。這樣，設計結構1620可以包括文件或其他數據 結構，其包括人類和/或機器可讀源代碼、編譯結構和計算機可執行代碼結構，這些代碼和 結構在被設計或仿真數據處理系統處理時在功能上對電路或其他級別的硬件邏輯設計進 行仿真或以其他方式表示它們。這樣的數據結構可以包括硬件描述語言（HDL)設計實體或 其他數據結構，其遵循低級HDL設計語言和/或高級設計語言、和/或與低級HDL設計語言 和/或高級設計語言兼容，低級HDL設計語言諸如Verilog和VHDL，高級設計語言諸如C或 C++G
[0047] 設計處理1610優選地利用和合并用于合成、轉換或以其他方式處理圖1-12中所 示的組件、電路、器件或邏輯結構的設計/仿真功能等同物的硬件和/或軟件模塊來產生可 以包含設計結構（諸如設計結構1620)的網表（Netlist) 1680。網表1680可以包括例如編 譯的或以其他方式處理的數據結構，這些數據結構表示導線、分立組件、邏輯門、控制電路、 I/O器件、模塊等的列表，該列表描述與集成電路設計中的其他元件和電路的連接。可以使 用迭代處理來合成網表1680,在所述迭代處理中，根據器件的設計規范和參數，重復合成網 表1680 -次或多次。與本文中所描述的其他設計結構類型一樣，可以將網表1680記錄在 機器可讀數據存儲介質上，或者將網表1680編程到可編程門陣列中。所述介質可以是非暫 時性的、非易失性的存儲介質，諸如磁性或光學盤驅動器、可編程門陣列、緊湊式閃存、或其 他閃存。另外或在替代方案中，所述介質可以是在其上可以傳輸數據包并且經由互聯網或 其他聯網合適手段在中間存儲這些數據包的系統或高速緩存、緩沖空間、或導電或導光器 件和材料。
[0048] 設計處理1610可以包括使用各種輸入；例如，來自以下的輸入：庫元件1630,其可 以容納用于給定制造技術（例如，不同技術節點，32nm、45nm、90nm等）的一組常用元件、電 路和器件，包括模塊、布局和符號表不；設計規范1640 ;表征數據1650 ;驗證數據1660 ;設 計規則1670 ;以及測試數據文件1685 (其可以包括測試模式和其他測試信息）。設計處理 1610還可以包括，例如，標準電路設計處理，諸如時序分析、驗證、設計規則檢查、放置和路 由操作等。集成電路設計領域的普通技術人員可以意識到在不脫離本發明的范圍的情況下 在設計處理1610中使用電子設計自動工具和應用的可能程度。本發明的設計結構不限于 任何特定的設計流程。
[0049] 設計處理1610優選地將如圖1-12中所示的本發明的實施例與任何附加的集成電 路設計或數據（如果適用）一起轉換為第二設計結構1690。設計結構1690以用于集成電 路的布局數據的交換的數據格式（例如，以GDSII (GDS2)、GL1、OASIS、或任何其他合適的 用于存儲這樣的設計結構的格式存儲的信息）駐存在存儲介質上。設計結構1690可以包 括諸如以下的信息：測試數據文件、設計內容文件、制造數據、布局參數、導線、金屬層次、導 通孔、形狀、用于通過制造線路進行路由的數據、以及半導體制造商生產如上面參照圖1-12 描述的本發明的實施例所需的任何其他數據。設計結構1690然后可以進入階段1695,在階 段1695,例如，設計結構1690 :進入下線，被發布制造，被發布給掩膜室，被發送到另一設計 室，被送回客戶等。
[0050] 現在可以意識到，本發明的實施例提供器件占用面積的每單位寬度的驅動電流增 大的場效應晶體管。例如，在通過直接光刻形成指、其中三個指的長度為100納米并且間隔 為20納米的實施例中，以及在通過側壁圖像轉印形成指、其中6個指的長度為50納米并且 間隔為10納米的另一實施例中，性能改進相當大。
[0051] 盡管已經關于某一或某些優選實施例示出并描述了本發明，但是本領域的其他技 術人員在閱讀和理解本說明書和附圖的情況下將想到某些等同的改變和修改。具體關于上 述組件（組裝件、器件、電路等）執行的各種功能，除非另有指示，否則用于描述這樣的組件 的術語（包括對于"部件"的提及）的意圖是對應于執行所描述的組件的指定功能（即，在 功能上等同）的任何組件，即使不是在結構上等同于所公開的執行本文中所示的本發明的 示例性實施例中的功能的結構。另外，雖然可能關于多個實施例中的僅一個實施例公開了 本發明的特定特征，但是可以如對于任何給定的或特定的應用期望和有利的那樣將這樣的 特征與其他實施例的一個或多個特征組合。
【權利要求】
1. 一種場效應晶體管，包括： 娃基板； 多個細長的單軸應變的SiGe區，所述多個細長的單軸應變的SiGe區設置在所述硅基 板上； 柵極，所述柵極設置在所述硅基板上以及所述多個細長的SiGe區上，其中，所述柵極 定向為垂直于所述SiGe區； 溝道區，所述溝道區設置在所述柵極下方，其中，電載流子流過所述溝道區； 源區，所述源區設置在所述柵極的第一側； 漏區，所述漏區設置在所述柵極的第二側； 其中，所述多個細長的SiGe區定向為平行于電載流子在所述溝道區中的流動方向。
2. 根據權利要求1所述的場效應晶體管，其中，所述柵極的一部分設置在所述多個細 長的單軸應變的SiGe區之間，并且其中，在所述多個細長的單軸應變的SiGe區之間不存在 隔離區。
3. 根據權利要求1或2所述的場效應晶體管，其中，所述多個細長的單軸應變的SiGe 區中的每個均具有在10至40的范圍內的長寬比。
4. 根據權利要求1所述的場效應晶體管，其中，所述SiGe區具有在大約20原子百分比 至大約40原子百分比的范圍內的鍺濃度。
5. 根據權利要求1所述的場效應晶體管，其中，每個細長的單軸應變的SiGe區具有在 大約5納米至大約25納米的范圍內的厚度。
6. 根據權利要求5所述的場效應晶體管，其中，每個細長的單軸應變的SiGe區具有在 大約0. 5微米至大約3微米的范圍內的長度、以及在大約30納米至大約80納米的范圍內 的寬度。
7. 根據權利要求6所述的場效應晶體管，其中，所述多個細長的單軸應變的SiGe區具 有在大約50納米至大約100納米的范圍內的節距。
8. 根據權利要求1所述的場效應晶體管，其中，所述多個細長的單軸應變的SiGe區包 括三個區至八個區之間。
9. 根據權利要求1所述的場效應晶體管，還包括：設置在所述多個細長的單軸應變的 SiGe區的第一側的第一淺溝槽隔離區、以及設置在所述多個細長的單軸應變的SiGe區的 第二側的第二淺溝槽隔離區。
10. 根據權利要求9所述的場效應晶體管，其中，所述第一淺溝槽隔離區和所述第二淺 溝槽隔離區包括選自由以下構成的組的材料：氧化物、氮氧化物和氮化物。
11. 根據權利要求1所述的場效應晶體管，還包括設置在所述柵極下方的柵極電介質 層，其中，所述柵極電介質層包括選自由以下構成的組的材料：氧化鉿、硅酸鉿和氧化鋁。
12. 根據權利要求1所述的場效應晶體管，其中，所述柵極包括選自由以下構成的組的 材料：鋁、氮化鈦、氮化鉭、鎢、氮化鎢、氮化鉭鋁、碳化鉭和釕。
13. 根據權利要求12所述的場效應晶體管，其中，所述柵極還包括多晶硅。
14. 一種場效應晶體管，包括： 娃基板； 柵極，所述柵極設置在所述硅基板上； 源區，所述源區設置在所述柵極的第一側； 漏區，所述漏區設置在所述柵極的第二側；和 多個細長的單軸應變的SiGe區，所述多個細長的單軸應變的SiGe區設置在所述硅基 板上，并且定向為垂直于所述柵極，并且其中，所述多個細長的單軸應變的SiGe區橫跨所 述柵極； 第一淺溝槽隔離區和第二淺溝槽隔離區，所述第一淺溝槽隔離區設置在所述多個細長 的單軸應變的SiGe區的第一側，所述第二淺溝槽隔離區設置在所述多個細長的單軸應變 的SiGe區的第二側； 抬高源極，所述抬高源極設置在所述源區上方；和 抬高漏極，所述抬高漏極設置在所述漏區上方。
15. -種場效應晶體管，包括： 娃基板，所述娃基板具有第一閾值電壓； 多個細長的單軸應變的指，所述多個細長的單軸應變的指設置在所述硅基板上，其中， 所述指具有第二閾值電壓，并且其中，所述第一閾值電壓大于所述第二閾值電壓； 柵極，所述柵極設置在所述硅基板上以及所述多個細長的指上，其中，所述柵極定向為 垂直于指區； 溝道區，所述溝道區設置在所述柵極下方，其中，電載流子流過所述溝道區； 源區，所述源區設置在所述柵極的第一側； 漏區，所述漏區設置在所述柵極的第二側； 其中，所述多個細長的指定向為平行于電載流子在所述溝道區中的流動方向。
16. 根據權利要求15所述的場效應晶體管，其中，所述柵極的一部分設置在所述多個 細長的單軸應變的指之間，并且其中，在所述多個細長的單軸應變的指之間不存在隔離區。
17. 根據權利要求15所述的場效應晶體管，其中，每個細長的單軸應變的指具有在大 約0. 5微米至大約3微米的范圍內的長度、以及在大約30納米至大約80納米的范圍內的 覽度。
18. 根據權利要求15所述的場效應晶體管，其中，所述多個細長的單軸應變的指具有 在大約50納米至大約100納米的范圍內的節距。
19. 一種場效應晶體管，包括： 娃基板； 柵極，所述柵極設置在所述硅基板上； 源區，所述源區設置在所述柵極的第一側； 漏區，所述漏區設置在所述柵極的第二側；和 多個細長的單軸應變的SiGe區，所述多個細長的單軸應變的SiGe區設置在所述硅基 板上，并且定向為垂直于所述柵極，并且其中，所述多個細長的單軸應變的SiGe區橫跨所 述柵極； 第一淺溝槽隔離區和第二淺溝槽隔離區，所述第一淺溝槽隔離區設置在所述多個細長 的單軸應變的SiGe區的第一側，所述第二淺溝槽隔離區設置在所述多個細長的單軸應變 的SiGe區的第二側； 抬高源極，所述抬高源極設置在所述源區上方；和 抬高漏極，所述抬高漏極設置在所述漏區上方； 其中，所述抬高源極和所述抬高漏極包括單晶硅，并且摻雜硼。
20. -種形成場效應晶體管的方法，包括： 在硅基板中形成隔離區； 在所述硅基板上生長SiGe層； 從所述SiGe層形成多個指；和 形成定向為垂直于所述多個指的柵極。
21. 根據權利要求20所述的方法，其中，從所述SiGe層形成多個指包括通過蝕刻處理 移除所述SiGe層的一部分。
22. 根據權利要求21所述的方法，還包括形成與所述柵極相鄰的抬高源極和抬高漏 極。
23. 根據權利要求20所述的方法，其中，從所述SiGe層形成多個指包括形成具有在10 至40的范圍內的長寬比的指。
24. 根據權利要求23所述的方法，其中，從所述SiGe層形成多個指包括形成具有在大 約60納米至大約100納米的范圍內的節距的指。
25. 根據權利要求23所述的方法，從所述SiGe層形成多個指包括形成具有在大約5納 米至大約25納米的范圍內的厚度的指。
【文檔編號】H01L21/336GK104115276SQ201380009541
【公開日】2014年10月22日 申請日期:2013年2月5日 優先權日:2012年2月15日
【發明者】A·克哈奇費羅茲, T·N·亞當, 程慷果, A·里茲尼塞克 申請人:國際商業機器公司