一種容量為512K×40bit的立體封裝SRAM存儲器的制造方法
【專利摘要】本實用新型涉及一種容量為512K×40bit的立體封裝SRAM存儲器，包括四個容量為256K×16bit的SRAM芯片：第一SRAM芯片、第二SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個容量為512K×8bit的第五SRAM芯片；還包括從下至上進行堆疊的一個引線框架層和五個芯片層，引線框架層上設有用于對外連接的引腳，五個SRAM芯片分別一一對應地設于五個芯片層上；所述堆疊的一個引線框架層和五個芯片層經灌封、切割后在周邊上露出電氣連接引腳，并在外表面設有鍍金連接線；鍍金連接線將所述一個引線框架層和五個芯片層上露出的電氣連接引腳進行相應連接，引線框架層的引腳作為對外接入信號與對外輸出信號的物理連接物。本實用新型能相對降低占用印刷電路板的平面空間。
【專利說明】—種容量為512KX40bit的立體封裝SRAM存儲器
【【技術領域】】
[0001]本實用新型涉及存儲設備，尤其涉及一種容量為512KX40bit的立體封裝SRAM存儲器。
【【背景技術】】
[0002]目前，很多印刷電路板(PCB)上都需要裝有SRAM存儲芯片(SRAM:靜態隨機數據存儲器)，由于每一 SRAM存儲芯片的容量有限，如果在某一應用是要使用很大的SRAM存儲空間，那么就要擴充印刷電路板的面積，然后在上面貼置多個SRAM存儲芯片。
[0003]由于在一些特定場所，對某些使用印刷電路板的設備所占用的平面空間有一定的限制，可能就需要降低印刷電路板的平面面積；這樣的話，相對較難地擴充SRAM印刷電路板(PCB)上的存儲空間。
【實用新型內容】
[0004]本實用新型要解決的技術問題是提供一種容量為512KX40bit的立體封裝SRAM存儲器，其能相對降低占用印刷電路板的平面空間。
[0005]上述技術問題通過以下技術方案實現:
[0006]一種容量為512KX40bit的立體封裝SRAM存儲器，其特征在于，包括四個容量為256KX16bit的SRAM芯片:第一 SRAM芯片、第二 SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個容量為512KX8bit的第五SRAM芯片；還包括從下至上進行堆疊的一個引線框架層和五個芯片層，引線框·架層上設有用于對外連接的引腳，五個SRAM芯片分別一一對應地設于五個芯片層上；所述堆疊的一個引線框架層和五個芯片層經灌封、切割后在周邊上露出電氣連接引腳，并在外表面設有鍍金連接線；鍍金連接線將所述一個引線框架層和五個芯片層上露出的電氣連接引腳進行相應連接，引線框架層的引腳作為對外接入信號與對外輸出信號的物理連接物。
[0007]所述五個SRAM芯片的讀信號線、寫信號線分別對應復合；第一 SRAM芯片與第二SRAM芯片的片選信號線復合,第三SRAM芯片與第四SRAM芯片的片選信號線復合；第一SRAM芯片與第二 SRAM芯片的低位字節選擇信號線復合，第一 SRAM芯片與第二 SRAM芯片的高位字節選擇信號線復合，第三SRAM芯片與第四SRAM芯片的低位字節選擇信號線復合，第三SRAM芯片與第四SRAM芯片的高位字節選擇信號線復合；第一 SRAM芯片與第三SRAM芯片的16位數據線復合構成數據總線的低16位，第二 SRAM芯片與第四SRAM芯片的16位數據線復合構成數據總線的中16位，第五芯片的8位數據線構成數據總線的高8位。
[0008]第五芯片由兩個256KX8bit的存儲單元構成，兩個256KX 8bit的存儲單元的片選信號線復合形成第五芯片的片選信號線，兩個256KX8bit的存儲單元的數據線復合形成第五芯片的8位數據線；兩個256KX8bit的存儲單元的讀信號線、寫信號線分別對應復合并形成第五芯片的讀信號線、寫信號線。
[0009]由四個容量為256KX16bit的SRAM芯片及一個容量為512KX8bit的SRAM芯片之間連接成容量為512KX40bit的SRAM存儲器的技術可以采用本【技術領域】人員通常掌握的技術，本實用新型的首要創造點是利用五個芯片層來置放SRAM芯片，然后通過堆疊、灌封、切割后在外表面設置鍍金連接線以將置芯片的五個芯片層和一個引線框架層的引腳接線連接成一個SRAM存儲器。可見，本實用新型通立體封裝方式避免在一個芯片層上進行并置所有SRAM芯片，減少了占用印刷電路板的平面空間，從而減少了印刷電路板的平面空間，尤其適合應用于航空、航天領域。本實用新型進一步具體了本申請自身設計的四個容量為256KX16bit的SRAM芯片及一個容量為512KX8bit的SRAM芯片之間的連接關系。
【【專利附圖】
【附圖說明】】
[0010]圖1為實施例一的本實用新型的截面圖；
[0011]圖2為實施例一的本實用新型的內部結構示意圖。
【【具體實施方式】】
[0012]實施例一
[0013]如圖1和圖2所示，本實施例提供的一種容量為512KX40bit的立體封裝SRAM存儲器，包括從下至上進行堆疊的一個引線框架層和五個芯片層:一設有用于對外連接的引腳11的引線框架層I，一貼裝有第一 SRAM芯片21的第一芯片層2，一貼裝有第二 SRAM芯片31的第二芯片層3，一貼裝有第三SRAM芯片41的第三芯片層4，一貼裝有第四SRAM芯片51的第四芯片層5，一貼裝有第五SRAM芯片61的第五芯片層6 ;SRAM芯片21、31、41、51均為256KbX16bit的SRAM芯片，第五SRAM芯片61為512Kb X 8bit的SRAM芯片；堆疊的一個引線框架層和五個 芯片層經灌封、切割后在周邊上露出電氣連接引腳，并在外表面設有鍍金連接線；鍍金連接線將引線框架層和芯片層上露出的電氣連接引腳進行相應連接以形成一個存儲容量達20Mb、數據總線寬度達40位、引腳封裝為S0P-84 (84個引腳)封裝的立體封裝SRAM存儲器，引線框架層I的引腳11作為立體封裝SRAM存儲器的對外接入信號與對外輸出信號的物理連接物。
[0014]其中，所述五個SRAM芯片的讀信號線、寫信號線分別對應復合。
[0015]第一 SRAM芯片21與第二 SRAM芯片31的片選信號線復合成一個片選信號線CS0,構成一個256KX32bit的存儲單元；第一 SRAM芯片21與第二 SRAM芯片31的低位字節選擇信號線復合成一個字節選擇信號線#B0，第一 SRAM芯片21與第二 SRAM芯片31的高位字節選擇信號線復合成一個字節選擇信號線#B1 ;第三SRAM芯片41與第四SRAM芯片51的片選信號線復合成一個片選信號線CS1，構成一個256KX32bit的存儲單元；第三SRAM芯片41與第四SRAM芯片51的低位字節選擇信號線復合成一個字節選擇信號線#B2，第三SRAM芯片41與第四SRAM芯片51的高位字節選擇信號線復合成一個字節選擇信號線#B3 ;第一SRAM芯片21與第三SRAM芯片41的16位數據線復合構成數據總線的低16位，第二 SRAM芯片31與第四SRAM芯片51的16位數據線復合構成數據總線的中16位，第五芯片61的8位數據線構成數據總線的高8位。
[0016]第五芯片61由兩個256KX8bit的存儲單元構成，兩個256KX8bit的存儲單元的片選信號線復合形成第五芯片61的片選信號線CS2，兩個256KX Sbit的存儲單元的數據線復合形成第五芯片61的8位數據線；兩個256KX8bit的存儲單元的字節選擇信號線分別形成第五芯片61的兩條字節選擇信號線并作為本存儲器的兩條字節選擇信號線#B4、#B5，第五芯片61的兩個256KX8bit的存儲單元的存儲空間地址分配由B4、B5、CS2操作完成。
[0017]兩個256KX8bit的存儲單元的讀信號線、寫信號線分別對應復合并形成第五芯片61的讀信號線、寫信號線。
[0018]上述立體封裝SRAM存儲器的制備過程如下:
[0019](I)將引腳11焊接在引線框架層I上；將SRAM芯片21、31、41、51、61分別對應地設置在芯片層2、3、4、5、6上；
[0020](2)將引線框架層1、第一芯片層2、第二芯片層3、第三芯片層4、第四芯片層5、第五芯片層6從下至上進行堆疊；
[0021](3)使用環氧樹脂對一個引線框架層和五個芯片層進行灌封，對灌封后的一個引線框架層和五個芯片層進行切割，以讓一個引線框架層和五個芯片層在各自的周邊上露出電氣連接引腳；
[0022](4)對一個引線框架層和五個芯片層進行表面鍍金以形成鍍金層，此時，鍍金層與五個芯片層在各自的周邊上露出的電氣連接引腳連接，露出的電氣連接引腳之間都相互連接且同時也連接引腳；
[0023](5)為了把該分離的信號結點分割開，對鍍金層進行表面連線雕刻以形成鍍金連接線，鍍金連接線將引線框架層和芯片層上露出的電氣連接引腳進行關聯連接以形成一個存儲容量達20Mb、數據總線寬度達40位、引腳封裝為S0P-84 (84個引腳)封裝的立體封裝SRAM存儲器，引線框架層I的引腳11作為立體封裝SRAM存儲器的對外接入信號與對外輸出信號的物理連接物。
[0024]本立體封裝SRAM存儲器的各引腳的具體用途如表1。
[0025]表1引腳的具體用途
[0026]
【權利要求】
1.一種容量為512KX40bit的立體封裝SRAM存儲器，其特征在于，包括四個容量為256KX16bit的SRAM芯片:第一 SRAM芯片、第二 SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個容量為512KX8bit的第五SRAM芯片；還包括從下至上進行堆疊的一個引線框架層和五個芯片層，引線框架層上設有用于對外連接的引腳，五個SRAM芯片分別一一對應地設于五個芯片層上；所述堆疊的一個引線框架層和五個芯片層經灌封、切割后在周邊上露出電氣連接引腳，并在外表面設有鍍金連接線；鍍金連接線將所述一個引線框架層和五個芯片層上露出的電氣連接引腳進行相應連接，引線框架層的引腳作為對外接入信號與對外輸出信號的物理連接物。
2.根據權利要求1所述的一種容量為512KX40bit的立體封裝SRAM存儲器，其特征在于，所述五個SRAM芯片的讀信號線、寫信號線分別對應復合；第一 SRAM芯片與第二 SRAM芯片的片選信號線復合，第三SRAM芯片與第四SRAM芯片的片選信號線復合；第一 SRAM芯片與第二 SRAM芯片的低位字節選擇信號線復合，第一 SRAM芯片與第二 SRAM芯片的高位字節選擇信號線復合，第三SRAM芯片與第四SRAM芯片的低位字節選擇信號線復合，第三SRAM芯片與第四SRAM芯片的高位字節選擇信號線復合；第一 SRAM芯片與第三SRAM芯片的16位數據線復合構成數據總線的低16位，第二 SRAM芯片與第四SRAM芯片的16位數據線復合構成數據總線的中16位，第五芯片的8位數據線構成數據總線的高8位。
3.根據權利要求1或2所述的一種容量為512KX40bit的立體封裝SRAM存儲器，其特征在于，第五芯片由兩個256KX 8bit的存儲單元構成，兩個256KX 8bit的存儲單元的片選信號線復合形成第五芯片的片選信號線，兩個256KX8bit的存儲單元的數據線復合形成第五芯片的8位數據線；兩個256KX8bit的存儲單元的讀信號線、寫信號線分別對應復合并形成第五芯片的讀信號線、寫信號線。
【文檔編號】H01L23/31GK203644771SQ201320683118
【公開日】2014年6月11日 申請日期:2013年10月30日 優先權日:2013年10月30日
【發明者】顏軍, 黃小虎 申請人:珠海歐比特控制工程股份有限公司