電子器件的制作方法
【專利摘要】本實用新型的實施例涉及一種電子器件，包括：襯底；覆蓋所述襯底的掩埋氧化物層；覆蓋所述掩埋氧化物層的至少一個半導體器件；以及在所述襯底中并且與所述至少一個半導體器件相鄰的至少一個淺溝槽隔離區域，所述至少一個淺溝槽隔離區域與所述襯底限定側壁表面并且包括：對所述側壁表面的底部分加襯的氧化物層，對所述側壁表面的在所述底部分以上的頂部分加襯的氮化物層，以及在所述氮化物層和所述氧化物層內的絕緣材料。
【專利說明】電子器件
【技術領域】
[0001]本實用新型涉及電子器件領域，并且更具體地涉及半導體器件。
【背景技術】
[0002]超薄本體和掩埋氧化物(BOX)器件(UTBB)是有吸引力的器件結構，因為它們可以允許提高的半導體器件縮放。UTBB通常包括作為溝道區域的超薄Si本體，該Si本體是全耗盡的并且有益于短溝道效應(SCE)控制。另外，就更薄BOX(約25nm或者更薄)而言，與具有更厚BOX (多于50nm)的ETSOI (極薄絕緣體上硅)器件比較，UTBB提供更佳縮放能力和用于通過施加合理反向偏置來調節閾值電壓(Vt)的能力。
[0003]淺溝槽隔離(STI)區域通常在UTBB器件中用來相互電隔離半導體器件(例如場效應晶體管(FET))。然而就超薄層而言，典型處理操作可能在STI區域的界面引起斷片(divot)，這些斷片可能造成器件源極/漏極區域到Si襯底短接。
[0004]各種方式已經一般用于增強STI隔離結構。在Anderson等人的第2012/0119296號公開美國專利中闡述一個這樣的示例，該專利涉及溝槽生成的晶體管結構，其中晶體管的源極和漏極由絕緣體上硅(SOI)晶片的操縱襯底的半導體材料中的摻雜區域限定。柵極電極可以由SOI晶片的半導體層限定，該半導體層被絕緣層從操縱襯底分離。
[0005]盡管存在這樣的配置，特別是在比如在UTBB器件中使用相對小的尺度時對于STI區域可能仍然希望進一步增強。
實用新型內容
[0006]鑒于前文，本實用新型的目的是提供一種具有在淺溝槽隔離(STI)區域與對應半導體器件之間的增強的界面特性的電子器件。
[0007]這一目的和其它目的、特征及優點由一種電子器件提供，該電子器件可以包括襯底、覆蓋襯底的掩埋氧化物(BOX)層、覆蓋BOX層的至少一個半導體器件和在襯底中并且與至少一個半導體器件相鄰的至少一個淺溝槽隔離(STI)區域。至少一個STI區域與襯底限定側壁表面并且可以包括對側壁表面的底部分加襯的氧化物層、對側壁表面的在底部分以上的頂部部分加襯的氮化物層和在氮化物和氧化物層內的絕緣材料。因而，STI區域可以有利地減少在SIT區域與對應半導體器件之間的界面電短接的可能性。
[0008]優選地，所述氮化物層包括氮化硅層。
[0009]優選地，所述氧化物層包括氧化鉿層。
[0010]優選地，所述氮化物層在所述掩埋氧化物層以上延伸。
[0011]優選地，所述氧化物層在所述至少一個半導體器件以下終止。
[0012]優選地，所述絕緣材料不同于所述氮化物層和所述氧化物層。
[0013]優選地，所述絕緣材料包括二氧化硅。
[0014]優選地，所述至少一個半導體器件包括至少一個場效應晶體管。
[0015]優選地，所述場效應晶體管包括凸起的源極區域和漏極區域和在所述凸起的源極區域與漏極區域之間的溝道區域。
[0016]優選地，所述至少一個淺溝槽隔離區域在所述至少一個半導體器件的相對側上包括多個淺溝槽隔離區域。
[0017]更具體而言，例如氮化物層可以包括氮化硅(SiN)層，并且氧化物層可以包括氧化鉿(HfO2)層。氮化物層可以在BOX層以上延伸，并且氧化物層可以在至少一個半導體器件以下終止。此外，絕緣材料可以不同于氮化物和氧化物層。舉例而言，絕緣材料可以包括二氧化硅(SiO2)。
[0018]根據本實用新型的一個方面，提供一種電子器件，包括:襯底；覆蓋所述襯底的掩埋氧化物層；覆蓋所述掩埋氧化物層的至少一個半導體器件；以及在所述襯底中并且與所述至少一個半導體器件相鄰的至少一個淺溝槽隔離區域，所述至少一個淺溝槽隔離區域與所述襯底限定側壁表面并且包括:對所述側壁表面的底部分加襯的氧化鉿層，對所述側壁表面的在所述底部分以上的頂部分加襯的氮化硅層，以及在所述氮化硅層和所述氧化鉿層內的絕緣材料。
[0019]優選地，所述氮化硅層在所述掩埋氧化物層以上延伸。
[0020]優選地，所述氧化鉿層在所述至少一個半導體器件以下終止。
[0021]優選地，所述絕緣材料不同于所述氮化物層和所述氧化物層。
[0022]至少一個半導體器件可以例如包括至少一個場效應晶體管晶體管(FET)。更具體而言，至少一個FET可以包括凸起的源極和漏極區域和在它們之間的溝道區域。另外，至少一個STI區域可以在至少一個半導體器件的相對側上包括多個STI區域。
[0023]通過使用根據本實用新型的實施例的技術方案，可以至少部分地實現本實用新型的目的并且獲得相應技術效果。
【專利附圖】
【附圖說明】
[0024]圖1是包括增強的STI區域的根據本實用新型的電子器件的示意截面圖。
[0025]圖2是圖示用于制作圖1的電子器件的方法的流程圖。
[0026]圖3-圖10是更具體圖示用于制作圖1的電子器件的方法步驟的系列示意截面圖。
[0027]圖11是與圖3-圖10中所示方法步驟對應的流程圖。
【具體實施方式】
[0028]現在下文將參照附圖更完全描述本實用新型，在附圖中示出本實用新型的優選實施例。然而本實用新型可以用許多不同形式來體現而不應解釋為限于這里闡述的實施例。實際上，提供這些實施例使得本公開內容將透徹而完整并且將向本領域技術人員完全傳達本實用新型的范圍。相似標號全篇指代相似單元。
[0029]首先參照圖1，先描述電子器件30。在所示示例中，電子器件30是UTBB結構，該UTBB結構示例地包括襯底31、覆蓋襯底的掩埋氧化物層32和覆蓋BOX層的一個或者多個半導體器件33。在所示示例中，襯底31是硅襯底，但是也可以在不同實施例中使用其它適當襯底(例如鍺、SiGe等)。另外，本例中的半導體器件33是包括凸起的源極和漏極區域34、35以及柵極36的場效應晶體管(FET)。在典型實現方式中，如以下將進一步討論的那樣，被STI區域37相互分離的多個半導體器件33(例如FET)可以形成于UTBB晶片上。凸起的源極和漏極區域34、35可以是各種類型，諸如本征硅、原位硼摻雜SiGe、原位磷摻雜Si/SiC 等。
[0030]柵極36示例地包括覆蓋溝道層41的柵極絕緣層40和覆蓋柵極絕緣層的柵極電極42。柵極接觸43覆蓋柵極電極層42。電介質側壁間隔物44如圖所示與柵極接觸層43相鄰。相應源極和漏極硅化物區域70、71以及接觸46、47在凸起的源極和漏極區域34、35上。
[0031]作為背景，由于相對薄的BOX層32，UTBB器件原本可能易受在CMOS器件制造中使用的HF清理所影響。更具體而言，STI區域37由絕緣體38(諸如二氧化硅(SiO2))填充，該絕緣體可能在HF清理等期間凹陷，從而在STI區域和源極/漏極區域34、35的界面產生斷片。這可能引起從源極/漏極區域34、35到襯底31短接。例如，在沉積用于源極和漏極接觸46、47的娃化物區域70、71時,娃化物凝聚可能出現于斷片內，這可能引起短接。另一潛在短接原因是由于形成凸起的源極和漏極區域34、35而在斷片中過量生長外延硅。又一潛在短接原因可能是向斷片中延續的用于接觸46、47的源極/漏極接觸材料的過量蝕刻/沉積。
[0032]已經嘗試的用于減少這一類短接的一種技術是形成魯棒STI襯墊。結晶的氧化鉿(HfO2)STI襯墊是已經使用的一種材料。這一材料具有對許多濕法蝕刻劑的強抗性，并且也強到足以在退火時在接觸蝕刻過程期間阻止干法反應離子蝕刻(RIE)材料。然而常規方式是沉積HfO2襯墊、然后用絕緣體(諸如SiO2)填充STI區域37。另外，這一過程可能不穩定，并且它也可能對后續化學機械拋光/平坦化(CMP)步驟太敏感。
[0033]還參照圖2，先描述用于制作UTBB電子器件30的示例方式。參照流程圖100，從塊101開始，該方法主要包括:在塊102通過在襯底32中形成溝槽62(見圖4)來形成STI區域37從而與襯底和BOX層32限定側壁表面；以及在塊103用氧化物層53 (例如HfO2)給側壁表面的底部分50加襯。該方法還示例地包括:在塊104用氮化物層51 (例如SiN)給側壁表面的在底部分50以上的頂部分52加襯；以及在塊105在氮化物和氧化物層內沉積絕緣材料38。該方法還包括:在塊106形成與STI區域37相鄰的覆蓋BOX層32的半導體器件33，這結束圖2中所示方法(塊107)。
[0034]現在將參照圖3-圖8和圖11的流程圖110進一步具體描述用于電子器件30的制作過程。在塊111開始，可以在一些實施例中提供襯底31、BOX層32和超薄硅層41 (其隨后被圖案化以提供溝道)作為UTBB晶片。可以在塊112形成覆蓋硅層41的焊盤氧化物層60并且在SiN膜上沉積SiN膜61 (圖3)。舉例而言，SiN膜61可以具有范圍約為50至80nm的厚度,焊盤氧化物層60可以具有約為5nm的厚度,并且娃層41可以具有約IOnm或者更少的厚度，但是可以在不同實施例中使用其它尺度。
[0035]然后，可以在塊113執行光刻以限定和保護有源(RX)區域，從而可以蝕刻用于STI區域37的溝槽62。然后可以在塊114在溝槽62內并且在SiN膜61之上沉積HfO2襯墊53(圖4)。然后例如使用高縱橫比工藝(HARP) SiO2沉積用絕緣體38填充加襯的溝槽62 (塊115)，但是可以在不同實施例中使用其它適當絕緣體。在塊116執行退火步驟，該退火步驟可以是用于HARP SiO2的相對高溫退火(例如1050-1150°C )。在塊117可以執行CMP步驟以向下平坦化HARP SiO2絕緣體38至SiN膜61的水平面(圖5)。[0036]然后可以在塊118在HfO2襯墊53內向下凹陷HARP SiO2絕緣體38至超薄Si層41以上的水平面(圖6)。然后，可以使用選擇性HK蝕刻(塊119)以從SiN焊盤膜61去除任何HK，并且也在STI區域37以內產生與BOX層32、Si層41和焊盤氧化物層60相鄰的小間隙70。間隙70的底部限定用于STI區域37的底部分50的頂部或者終止點。在所示示例中，間隙70的底部在BOX層32的上與下表面之間并且可以例如形成于BOX層的上半部周圍。
[0037]然后，可以在塊120沉積保形SiN層51以填充HK RIE產生的間隙70并且密封絕緣材料38 (圖8)。舉例而言，可以沉積很保形并且具有很高HF抗性的高溫iRAD SiN0可以在塊121如上文描述的那樣再次用HARP Si0290填充并且退火溝槽62的打開部分，并且可以在塊122執行另一 CMP步驟以向下平坦化至SiN層51 (圖9)。然后可以在塊123執行去光滑(deglazing)以減少絕緣體材料90，并且可以在塊124使用RIE或者濕法蝕刻(例如熱磷酸)以去除SiN層51 (圖10)。如果使用熱磷酸，則可能希望控制預算以幫助避免過量SiN蝕刻進入襯墊區域中。然后可以在塊125執行更多常規處理步驟以形成柵極36、凸起的源極/漏極區域34、35、硅化物區域70、71以及接觸46、47并且完成圖1中所示半導體器件33，這結束圖11中所示方法(塊126)。
[0038]將理解作為上述過程的結構，SiN襯墊51阻止HF預算的STI消耗。這樣，這一方式可以允許相對大的HF預算用來形成兩個或者更多柵極堆。也就是說，在使用兩個或者更多柵極堆時將通常需要更多HF用于清理。另外，強HfO2襯墊53有利地幫助防止由于接觸蝕刻過程所致的源極/漏極到襯底短接。
[0039]從在前文描述和關聯附圖中呈現的教導中受益的本領域技術人員將想到本實用新型的許多修改和其它實施例。因此理解本實用新型不限于公開的具體實施例并且修改和實施例旨在于包含在所附權利要求的范圍內。
【權利要求】
1.一種電子器件，其特征在于，包括: 襯底； 覆蓋所述襯底的掩埋氧化物層； 覆蓋所述掩埋氧化物層的至少一個半導體器件；以及 在所述襯底中并且與所述至少一個半導體器件相鄰的至少一個淺溝槽隔離區域，所述至少一個淺溝槽隔離區域與所述襯底限定側壁表面并且包括: 對所述側壁表面的底部分加襯的氧化物層， 對所述側壁表面的在所述底部分以上的頂部分加襯的氮化物層，以及 在所述氮化物層和所述氧化物層內的絕緣材料。
2.根據權利要求1所述的電子器件，其特征在于，所述氮化物層包括氮化硅層。
3.根據權利要求1所述的電子器件，其特征在于，所述氧化物層包括氧化鉿層。
4.根據權利要求1所述的電子器件，其特征在于，所述氮化物層在所述掩埋氧化物層以上延伸。
5.根據權利要求1所述的電子器件，其特征在于，所述氧化物層在所述至少一個半導體器件以下終止。
6.根據權利要求1所述的電子器件，其特征在于，所述絕緣材料不同于所述氮化物層和所述氧化物層。
7.根據權利要求1所述的電子器件，其特征在于，所述絕緣材料包括二氧化硅。
8.根據權利要求1所述的電子器件，其特征在于，所述至少一個半導體器件包括至少一個場效應晶體管。
9.根據權利要求8所述的電子器件，其特征在于，所述場效應晶體管包括凸起的源極區域和漏極區域和在所述凸起的源極區域與漏極區域之間的溝道區域。
10.根據權利要求1所述的電子器件，其特征在于，所述至少一個淺溝槽隔離區域在所述至少一個半導體器件的相對側上包括多個淺溝槽隔離區域。
11.一種電子器件，其特征在于，包括: 襯底； 覆蓋所述襯底的掩埋氧化物層； 覆蓋所述掩埋氧化物層的至少一個半導體器件；以及 在所述襯底中并且與所述至少一個半導體器件相鄰的至少一個淺溝槽隔離區域，所述至少一個淺溝槽隔離區域與所述襯底限定側壁表面并且包括: 對所述側壁表面的底部分加襯的氧化鉿層， 對所述側壁表面的在所述底部分以上的頂部分加襯的氮化硅層，以及 在所述氮化硅層和所述氧化鉿層內的絕緣材料。
12.根據權利要求11所述的電子器件，其特征在于，所述氮化硅層在所述掩埋氧化物層以上延伸。
13.根據權利要求11所述的電子器件，其特征在于，所述氧化鉿層在所述至少一個半導體器件以下終止。
14.根據權利要求11所述的電子器件，其特征在于，所述絕緣材料不同于所述氮化物層和所述氧化物層。
【文檔編號】H01L21/762GK203690303SQ201320477988
【公開日】2014年7月2日 申請日期:2013年8月2日 優先權日:2012年8月21日
【發明者】柳青, N·勞貝特, P·卡雷, S·波諾斯, M·維納特, B·多麗絲 申請人:意法半導體公司, 國際商業機器公司, 法國原子能及替代能源委員會