鍺硅納米低維結構的可控制備方法及產品的制作方法

鍺硅納米低維結構的可控制備方法及產品的制作方法
【專利摘要】本發明公開了一種鍺硅納米低維結構可控制備方法及產品，該方法具體為：(a)清洗硅襯底；(b)在硅襯底上外延生長鍺硅合金形成外延襯底；(c)涂敷電子抗蝕劑，通過電子束光刻技術在電子抗蝕劑上曝光所需的鍺硅納米低維結構圖形；(d)采用干法刻蝕將鍺硅納米低維結構圖形轉移到外延襯底上得到樣品；(e)去除樣品上的電子抗蝕劑；(f)高溫環境下進行氧化和退火，使得氧氣優先與硅反應形成氧化硅而鍺被析出；(g)在氮氫混合氣氛下退火處理，形成鍺硅納米低維結構。本發明方法實現了鍺硅納米低維結構尺寸、形貌、位置及組分的可控制備，并具有工藝難度低、可重復性高、易于大規模集成等優點。
【專利說明】鍺硅納米低維結構的可控制備方法及產品
【技術領域】
[0001]本發明屬于半導體器件納米加工【技術領域】，具體來說，涉及一種鍺硅納米低維結構可控制備方法及產品。
【背景技術】
[0002]鍺硅納米低維結構即具有二維量子限制或者三維量子限制的納米尺度結構，如鍺硅量子點、鍺硅納米線等。它們在近些年來逐漸成為集成光電子領域的研究熱點。鍺硅納米低維結構具有獨特的通訊波段的光發射和光吸收特性、具有量子限制效應和庫倫阻塞效應、良好的載流子遷移率以及能與CMOS工藝兼容等優點，擁有十分廣闊的應用前景。例如，鍺硅量子點可以用來制作片上集成光源和光探測器、單電子晶體管等；鍺硅納米線可以用來制作無結納米線晶體管、集成陣列傳感器等未來集成光電子領域的關鍵器件。
[0003]傳統鍺硅自組裝量子點的制備是依靠分子束外延生長技術，在平整的硅襯底上通過Stransk1- Krastanov模式生長出來的。由于鍺娃之間有4.18%的晶格失配，當外延在硅上的鍺膜會受到面內的壓應力，當鍺膜達到臨界厚度的時候，會由于應力弛豫呈三維島狀生長，這即是自組裝量子點生長的Stransk1- Krastanov生長模式。這種自組裝量子點的尺寸和位置都是隨機的。為了實現鍺硅量子點的定位生長，人們在硅襯底的表面挖出納米尺度的小孔。使用這種圖形襯底進行外延生長時，鍺硅量子點會優先在小孔內成核；通過控制生長溫度和鍺的沉積量，可以實現鍺硅量子點的定位在小孔內生長。這種定位生長鍺硅量子點能控制量子點大小和位置，但具有量子點的尺寸偏大、量子點內部缺陷多等缺點，不利于一些小尺寸量子點器件的制備。
[0004]傳統鍺硅納米線的制備是依靠氣相外延沉積法制備的。在納米金顆粒的催化下，通過控制通入硅烷和鍺烷的配比和反應溫度來實現納米線的生長。它的特點是納米線的截面尺寸由金顆粒的大小決定，能實現高質量的鍺硅多層嵌套的同軸異質納米線結構。這種鍺硅納米線一般是垂直向上生長，生長方向和位置往往比較隨機，因此生長出來的鍺硅納米線不易與半導體微納加工的平面工藝兼容。
[0005]總之，現有的鍺硅納米線和量子點的生長制備工藝雖然均發展的比較成熟，卻并不能實現納米低維結構的完全可控制備，不能精確的控制每一根納米線及每一個量子點的位置、大小、形貌、和組分等關鍵參數，給基于鍺硅納米低溫結構的半導體器件的加工帶來了很大的工藝難度。

【發明內容】

[0006]本發明的目的在于提供一種鍺硅低維納米結構可控制備方法及產品，能夠精確控制納米結構的形貌和位置，有效縮小橫向尺寸的縮小和提高鍺組分，可控性好，工藝步驟簡單，重復性高，為精確制備基于鍺硅納米低維結構的半導體器件提供了技術可能。
[0007]為實現本發明的技術目的，本發明采用如下技術方案:
[0008]一種鍺硅納米低維結構的可控制備方法，[0009](a)清洗硅襯底；
[0010](b)在娃襯底上外延生長鍺娃合金形成外延襯底；
[0011 ] (C)涂敷電子抗蝕劑，通過電子束光刻技術在電子抗蝕劑上曝光所需鍺硅納米低維結構圖形；
[0012](d)采用干法刻蝕將鍺硅納米低維結構圖形轉移到外延襯底上得到樣品；
[0013](e)去除樣品上的電子抗蝕劑；
[0014](f)高溫環境下進行氧化和退火，使得硅被優先氧化形成氧化硅而鍺被析出；
[0015](g)在氮氫混合氣氛下退火處理，形成鍺硅納米低維結構。
[0016]進一步地，所述步驟(b)中的鍺硅合金的鍺組分占鍺硅合金的質量比為1%?50% ;錯娃合金的厚度與結構目標厚度和錯組分有關，結構目標厚度和錯組分越大，則選取的鍺硅合金厚度越大。
[0017]進一步地，所述步驟(b)中的外延生長方法采用分子束外延生長法MBE或超高真空氣相沉積法UHV-CVD。
[0018]進一步地，所述步驟(C)中的電子抗蝕劑可采用負性電子抗蝕劑(例如SAL601或HSQ)或正性電子抗蝕劑(例如PMMA或ZEP520)。
[0019]進一步地，所述步驟(d)中的干法刻蝕采用CC14、BC13、CHF3、SF6或CFC12為蝕刻氣體，采用反應離子刻蝕RIE、電感耦合等離子ICP刻蝕或電子回旋ECR刻蝕方法。
[0020]進一步地，所述步驟(f)中的氧化和退火交替進行。
[0021]進一步地，所述步驟(f)中的氧化和退火均在高溫管式爐中進行。
[0022]進一步地，所述步驟(f)中的氧化方式是干氧氧化，退火方式是氮氣環境退火，氧化和退火溫度為800?1000°C。
[0023]進一步地，所述步驟(g)中的氮氫混合氣退火的溫度為400_600°C。
[0024]進一步地，所述步驟(d)中干法刻蝕要求刻蝕后剩余硅鍺能夠在后續的氧化步驟中被完全消耗掉，使最終形成的納米低維結構被完全包裹在氧化層中。
[0025]本發明的技術效果體現在:
[0026]由于本發明提出的鍺硅納米低維結構的制備方法，采用高精度的電子束光刻和干法刻蝕來定義納米低維結構的位置和形貌，避免了傳統生長法中的隨機成核生長的問題。為了實現了鍺硅納米低維結構橫向尺寸的縮小和鍺組分的提升，本發明引入了高溫氧化退火的鍺濃縮方法。鍺硅合金在干法氧化過程中，反應界面硅原子足夠多的情況下，形成的氧化鍺與硅發生置換反應，其結果是硅被選擇性氧化形成二氧化硅，而鍺原子從氧化物里析出，堆積在氧化層與鍺硅層的界面，并向襯底方向擴散；只有硅原子不足時，才會開始形成氧化鍺。因此通過合理控制氧化和退火的時間，使得氧氣優先和硅反應形成氧化硅而鍺被析出并向內部擴散，從而實現縮小鍺硅納米低維結構橫向尺寸和提升鍺組分的目的。
[0027]作為優化，鍺硅合金的鍺組分占鍺硅合金的質量比為I %?50 %，這樣能夠保證鍺硅納米低維結構中有足夠的鍺成分；氧化和退火兩個過程交替進行，以保證鍺原子在濃縮的過程中有足夠的時間遷移。
[0028]總的來說，本發明提供的鍺硅納米低維結構的制備方法具有可控性好、工藝步驟簡單、可重復性高等優點，在半導體制造領域中的納米線無結晶體管器件、硅基發光器件、單電子器件器件等方向有很好的應用前景。【專利附圖】

【附圖說明】
[0029]圖1為本發明的實施流程圖；
[0030]圖2-1為實施例1的SOI襯底示意圖；
[0031]圖2-2為實施例1的外延生長鍺硅合金示意圖；
[0032]圖2-3為實施例1的涂敷電子抗蝕劑示意圖；
[0033]圖2-4為實施例1的電子束曝光示意圖；
[0034]圖2-5為實施例1的干法刻蝕示意圖；
[0035]圖2-6為實施例1的循環氧化合退火示意圖；
[0036]圖3-1為實施例1中設計值為15nm的納米線截面圖；
[0037]圖3-2為實施例1中設計值為30nm的納米線截面圖；
[0038]圖3-3為實施例1中設計值為40nm的納米線截面圖；
[0039]圖3-4為實施例1中設計值為50nm的納米線截面圖；
[0040]圖4-1為實施例2的SOI襯底示意圖；
[0041]圖4-2為實施例2的外延生長鍺硅合金示意圖；
[0042]圖4-3為實施例2的涂敷電子抗蝕劑示意圖；
[0043]圖4-4為實施例2的電子束曝光示意圖；
[0044]圖4-5為實施例2的干法刻蝕示意圖；
[0045]圖4-6為實施例2的循環氧化合退火示意圖；
[0046]圖5為實施例2中設計值為90nm的納米線截面圖；
[0047]圖6-1為實施例3的SOI襯底示意圖；
[0048]圖6-2為實施例3的外延生長鍺硅合金示意圖；
[0049]圖6-3為實施例3的涂敷電子抗蝕劑示意圖；
[0050]圖6-4為實施例3的電子束曝光示意圖；
[0051]圖6-5為實施例3的干法刻蝕示意圖；
[0052]圖6-6為實施例3的去除電子抗蝕劑示意圖；
[0053]圖7-1為實施例3中設計值為30nm的納米線截面圖；
[0054]圖7-2為實施例3中設計值為50nm的納米線截面圖；
[0055]圖7-3為實施例3中設計值為60nm的納米線截面圖；
[0056]圖7-4為實施例3中設計值為80nm的納米線截面圖。
【具體實施方式】
[0057]為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。此外，下面所描述的本發明各個實施方式中所涉及到的技術特征只要彼此之間未構成沖突就可以相互組合。
[0058]需要注意的是最終制備出的鍺硅納米低維結構中鍺組分，由外延沉積鍺的量、電子束光刻形成掩膜的橫向尺寸、氧化的溫度和時間等參數共同決定的。為了實現真正的納米低維結構，須實現制作完成的納米線和量子點是一個一個分立結構，且被二氧化硅完全包圍，具體請見實施例。
[0059]實施例1
[0060]在SOI襯底上制備周期排列的、不同尺寸鍺硅納米線。
[0061]如圖2-1所示，我們選擇的SOI襯底(從下到上依次由硅基底、3000nm厚的埋氧層和55nm厚的頂層硅三層結構組成)，將襯底用RCA工藝清洗干凈。
[0062]圖2-2所不，將SOI襯底送入分子束外延生長系統中，先45CTC生長IOnm的娃作為緩沖層，再外延生長GeaiSia9量子阱，厚度為15nm，最后再蓋上5nm的硅。分子束外延系統采用法國Riber公司的Eva-32分子束外延系統。
[0063]圖2-3所示，在SOI襯底上涂敷濃度為3.6%的HSQ膠，涂敷轉速為4000rpm，并采用熱板在15011C下前烘4min。
[0064]圖2-4所示，采用電子束直寫曝光、顯影在HSQ中形成納米低維結構圖形。其中納米線圖形的設計寬度分別為15nm、30nm、40nm、50nm,長度為10 μ m,陣列排列的周期為600nm。電子束曝光采用VISTEC公司的EBPG5000+電子束光刻系統，采用IOOKeV加速電壓、130pa電子束流、800 μ C/cm2曝光劑量。采用MF322顯影液在室溫下顯影140s。
[0065]圖2-5所示，利用HSQ電子抗蝕劑圖形作為掩膜，采用CHF3蝕刻氣體反應離子(RIE)刻蝕方法刻蝕SOI襯底的頂層硅和鍺硅合金層，刻蝕深度約80nm，從而將圖形轉移到SOI頂層硅上。
[0066]圖2-6所示，將樣品置于800°C的高溫管式爐，通入氧氣或者氮氣對樣品表面進行氧化或者退火。采取20min氧化加上20min退火的循環方式，并循環進行18次氧化和退火。400°C在氮氫混合氣體(H2 = 5% )退火，完成SOI上可控鍺硅納米線和量子點的制備。
[0067]如圖3-1至3-4所示，圖中分別給出了設計值為15nm、30nm、40nm、50nm納米線的截面高分辨率透射電鏡(TEM)照片，納米線被包裹在二氧化硅包層里面。制備出的納米線截面尺寸最小值約為llnm，同時隨著納米線設計值的增加，氧化退火后實際納米線的截面尺寸也在增加。然而由于外延生長時鍺的含量偏低，通過分析得出納米線中鍺的組分偏低，均低于60%。
[0068]在上述工藝參數下,將外延生長GeaiSia9量子講替換為外延生長Gea5Sia5量子阱，厚度為10nm，結果表明在這種條件下制備出的鍺硅納米線中鍺的組分有顯著提升，均大于 60 %。
[0069]實施例2
[0070]在SOI襯底上制備周期排列的、不同尺寸鍺硅納米低維結構。
[0071]如圖4-1所示，我們選擇的SOI襯底(從下到上依次由硅基底、3000nm厚的埋氧層和53nm厚的頂層硅三層結構組成)，將襯底用RCA工藝清洗干凈。
[0072]圖4_2所不，將SOI襯底送入分子束外延生長系統中，先45CTC生長IOnm的娃作為緩沖層，再外延生長Getl.9量子阱，厚度為30nm，最后再蓋上5nm的硅。分子束外延系統采用法國Riber公司的Eva-32分子束外延系統。
[0073]圖4-3所示，在SOI襯底上涂敷HSQ膠，并采用熱板在150°C下前烘4min，烘烤后HSQ厚度約為70nm。
[0074]圖4-4所示，采用電子束直寫曝光、顯影在HSQ中形成納米低維結構圖形。其中納米線圖形的設計寬度分別為40nm、50nm、60nm、70nm、80nm和90nm,長度為10 μ m,陣列排列的周期為600nm。電子束曝光采用VISTEC公司的EBPG5000+電子束光刻系統，采用IOOKeV加速電壓、130pa電子束流、800 μ C/cm2曝光劑量。采用MF322顯影液在室溫下顯影140s。
[0075]圖4-5所示，利用HSQ電子抗蝕劑圖形作為掩膜，采用BC13和刻蝕氣體和電子回旋ECR刻蝕刻蝕方法刻蝕SOI襯底的頂層硅和鍺硅合金層，刻蝕深度約50nm，從而將圖形轉移到SOI頂層硅上。
[0076]圖4-6所示，將樣品置于900°C的高溫管式爐，通入氧氣或者氮氣對樣品表面進行氧化或者退火。采取20min氧化加上20min退火的循環方式，并循環進行12次氧化和退火。500°C在氮氫混合氣體(H2 = 5% )退火，完成SOI上可控鍺硅納米線和量子點的制備。
[0077]如圖5所示，圖中給出了設計值為90nm納米線的截面高分辨率透射電鏡(TEM)照片。由于RIE刻蝕深度較淺，SOI頂層硅的剩余厚度大于氧化所能消耗的硅厚度，經過氧化退火之后，頂層硅仍然剩余IOnm以上的硅。這一次實驗中鍺硅納米線并未完全被二氧化硅所包圍，而是仍與一薄層硅相連，所以制備出的納米線并不成功。
[0078]實施例3
[0079]在SOI襯底上制備周期排列的、不同尺寸鍺硅納米低維結構。按照本發明提供的方法，具體步驟是:
[0080]圖6-1所示,選擇的SOI襯底(從下到上依次由娃基底、3000nm厚的埋氧層和50nm厚的頂層硅三層結構組成)，將襯底用RCA工藝清洗干凈。
[0081]圖6-2所示，將SOI襯底送入超高真空氣相沉積系統中，先生長IOnm的硅作為緩沖層，再外延生長Gea2Sia8量子阱，厚度為30nm，最后再蓋上IOnm的硅。圖6-3所示，在SOI襯底上涂敷ZEP520膠，涂敷轉速為2000rpm，并采用熱板在180°C下前烘3min，烘烤后ZEP520厚度約為90nm。
[0082]圖6-4所示，采用電子束直寫曝光、顯影在ZEP520中形成納米低維結構圖形。其中納米線圖形的設計寬度分別為40nm、50nm、60nm、70n m和80nm,長度為10 μ m,陣列排列的周期為600nm。電子束曝光采用VISTEC公司的EBPG5000+電子束光刻系統，采用IOOKeV加速電壓、130pa電子束流、175 μ C/cm2曝光劑量。采用二甲苯顯影液在室溫下顯影70s。
[0083]圖6-5所示，利用ZEP520電子抗蝕劑圖形作為掩膜，采用高密度電感耦合等離子體(ICP)刻蝕方法刻蝕SOI襯底的頂層硅和鍺硅合金層，刻蝕深度約95nm，從而將圖形轉移到SOI頂層硅上。
[0084]圖6-6所示，去除片子表面殘留的電子束抗蝕劑，用丙酮和去離子水將樣品清洗干凈。
[0085]將樣品置于1000°C的高溫管式爐，通入氧氣或者氮氣對樣品表面進行氧化或者退火。采取20min氧化加上20min退火的循環方式，并循環進行10次氧化和退火。然后將樣品在氮氫混合(H2 = 5% )氣氛下600°C退火30min，即完成SOI上可控鍺硅納米線和量子點的制備。
[0086]如圖7-1至7-4所示，圖中分別給出了設計值為30nm、50nm、60nm、80nm的納米線的截面高分辨率透射電鏡(TEM)照片，納米線被外層的氧化層包圍。這一次實驗相對于實施例I來說增加了鍺的含量，增加了氧化和退火的時間。制備出的鍺硅納米線是分立結構，納米線的最小特征尺寸接近14nm,從圖7-1至7_4納米線的特征尺寸依次增大(從IOnm到?50nm)，氧化層與納米線晶格之間界面清晰，納米線截面晶格質量良好。經過分析得出納米線中鍺的組分均大于60%。
[0087]本領域的技術人員容易理解，以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
【權利要求】
1.一種鍺硅納米低維結構的可控制備方法， (a)清洗硅襯底； (b)在硅襯底上外延生長鍺硅合金形成外延襯底； (C)涂敷電子抗蝕劑，通過電子束光刻技術在電子抗蝕劑上曝光所需的鍺硅納米低維結構圖形； (d)采用干法刻蝕將鍺硅納米低維結構圖形轉移到外延襯底上得到樣品； (e)去除樣品上的電子抗蝕劑； (f)高溫環境下進行氧化和退火，使得硅優先被氧化形成氧化硅而鍺被析出； (g)在氮氫混合氣氛下退火處理，形成鍺硅納米低維結構。
2.根據權利要求1所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(b)中的鍺硅合金的鍺組分占鍺硅合金的質量比為1%?50%。
3.根據權利要求1所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(b)中的外延生長方法采用分子束外延生長法MBE或超高真空氣相沉積法UHV-CVD。
4.根據權利要求1所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟Cd)中的干法刻蝕采用CC14、BC13、CHF3> SF6或CFCl2為蝕刻氣體，采用反應離子刻蝕RIE、電感耦合等離子ICP刻蝕或電子回旋ECR刻蝕方法。
5.根據權利要求1所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟Cf)中的氧化和退火交替進行。
6.根據權利要求1或5所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(f)中的氧化和退火均在高溫管式爐中進行。
7.根據權利要求1或5所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(f)中的氧化方式是干氧氧化，退火方式是氮氣環境退火，氧化和退火溫度為800°C?1000。。。
8.根據權利要求1或5所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(g)中的氮氫混合氣退火的溫度為400-600°C。
9.根據權利要求1所述的鍺硅納米低維結構的可控制備方法，其特征在于，所述步驟(d)中刻蝕后剩余硅鍺能夠在后續的氧化步驟中被完全消耗掉，使最終形成的納米低維結構被完全包裹在氧化層中。
10.按照權利要求1?9任意一項權利要求所述的制備方法制備得到的鍺硅納米低維結構。
【文檔編號】H01L21/20GK103928297SQ201310740548
【公開日】2014年7月16日 申請日期:2013年12月28日 優先權日:2013年12月28日
【發明者】曾成, 夏金松, 張永 申請人:華中科技大學