制作層堆疊的方法
【專利摘要】制作層堆疊的方法。在一個實施例方法中，第一Ti基層被沉積在襯底上。中間的Al基層被沉積在第一層上，第二NiV基層被沉積在中間層上，并且第三Ag基層被沉積在第二層上。該層堆疊以這樣的方式即在包含Ti，Al，Ni和V的組的至少兩個金屬之間形成至少一個金屬間相來被回火。
【專利說明】制作層堆疊的方法【技術領域】
[0001]本發明涉及在襯底上制作層堆疊的方法、電子模塊和層堆疊。
【背景技術】
[0002]焊接是其中兩個或更多個部件，例如金屬部件，通過熔化和將焊料材料流入接頭處而結合到一起的過程。半導體芯片，例如功率半導體芯片可以通過使用焊接方法被安裝在襯底或其它半導體芯片上。然而，在焊接期間可以在接頭處的任一側使用的兩個或更多個金屬材料之間形成金屬間相。這些所得到的金屬間相可能結果證明具有抗蝕性，其不足夠高，使得在最壞的情況下整個焊料連接可能斷開。因此，存在對提供穩定的且永久可靠的焊料連接的持續的需要。
【專利附圖】
【附圖說明】
[0003]附圖被包括用以提供對實施例的進一步的理解并且被并入和構成該說明書的一部分。這些圖示出實施例并且與描述一起用來解釋實施例的原理。將容易領會其它實施例和實施例的多個預期的優點，因為參考以下詳細描述它們將變得更好理解。這些圖的元件不一定相對于彼此按比例。相似的參考數字表示相應的相似部分。
[0004]圖1示出用于說明根據實施例用于在襯底上制作層堆疊的方法的流程圖；
圖2A-2D示出用于說明根據實施例在襯底上制作層堆疊的方法的示意截面側視圖表示；和
圖3示出根據實施例的電子模塊的示意截面側視圖表示。
【具體實施方式】
[0005]現在參照各圖描述各方面和實施例，其中從頭到尾相似的參考數字通常用來指代相似的元件。在下面的描述中，為了解釋的目的，許多特定的細節被闡述以便提供對實施例的一個或多個方面的透徹理解。然而，對于本領域技術人員來說，可以顯然的是實施例的一個或多個方面可以以更少程度的特定細節來被實施。在其它實例中，以示意的形式示出已知結構和元件以便便于描述實施例的一個或多個方面。應該理解在不脫離本發明的范圍的情況下，可以利用其它實施例并且可以作出結構或邏輯變化。應該進一步注意到各圖不是按比例或者不必要按比例。
[0006]另外，雖然可以相對于幾個實施方式中的僅一個來公開實施例的特定特征或方面，但是在對于任何給定的或特定的應用可以是所需的和有利的時，這樣的特征或方面可以與其它實施方式的一個或多個其它特征或者方面相結合。此外，就在詳細的描述或者權利要求中使用的術語“包括”，“具有”，“有”或者其其它變體來說，這樣的術語以與術語“包含”相似的方式旨在是包括一切的(inclusive)。可以使用術語“耦合”和“連接”以及派生詞。應該理解這些術語可以被用來表示兩個元件互相協作或互相作用，不管它們是直接物理或電接觸，還是它們不是互相直接接觸。而且，術語“示例性的”僅意指作為示例，而不是最好的或最佳的。因此，下面詳細的描述不是在限制性意義上來進行的，并且本發明的范圍被所附權利要求限定。
[0007]電子模塊的實施例和在襯底上制作層堆疊的方法可以使用各種類型的襯底，尤其是半導體芯片或并入在半導體芯片中的電路，在它們之中有邏輯集成電路，模擬集成電路，混合信號集成電路，傳感器電路，MEMS (微機電系統)，功率集成電路，具有集成無源器(integrated passives)的芯片等。實施例也可以使用半導體芯片,所述半導體芯片包括MOS晶體管結構或者垂直晶體管結構，比如例如，IGBT (絕緣柵雙極晶體管)結構或者通常是其中至少一個電接觸焊盤被布置在半導體芯片的第一主面上并且至少一個其它電接觸焊盤被布置在與半導體芯片的第一主面相對的半導體芯片的第二主面上的晶體管或其它結構或器件。
[0008]在幾個實施例中，層或者層堆疊被施加到彼此或者材料被施加或者沉積到層上。應該領會到任何這樣的術語如“被施加”或者“被沉積”意味著字面上覆蓋將層施加到彼此之上的所有種類和技術。特別地，它們意味著覆蓋其中各層作為整體被同時施加的技術，比如，例如層壓技術以及其中層以順序的方式被沉積的技術，比如，例如濺射，電鍍，模塑，CVD
坐寸ο
[0009]半導體芯片可以包括在其外表面的一個或多個上的接觸元件或接觸焊盤，其中接觸元件用于電接觸半導體芯片。接觸元件可以具有任何所需的形式或形狀。它們可以例如具有接觸面(land)的形式，即在半導體芯片的外表面上的平的接觸層。可以由任何導電材料，例如由金屬(諸如如鋁，金，或銅)或者金屬合金，或者導電有機材料，或者導電半導體材料來制成接觸元件或者接觸焊盤。
[0010]在權利要求中并且在下面的描述中，尤其在流程圖中，用于制作電子部件的方法的不同實施例被描述為特定順序的工藝或者測量。應該注意到實施例不應被限制到描述的特定順序。不同工藝或者測量的特定的一些或者全部也可以同時地或者以任何其它有益的和適當的順序來進行。
[0011]圖1示出用于說明根據本公開的第一方面在襯底上制作層堆疊的方法的流程圖。方法100包括提供襯底(方框110)，在襯底上沉積第一 Ti基層(方框120),在第一層上沉積中間的Al基層(方框130)，在中間層上沉積第二 NiV基層(方框140)，在第二層上沉積第三Ag基層(方框150)，并且以在包含Ti，Al, Ni，和V的組中的至少兩個金屬之間形成至少一個金屬間相的方式回火(方框160)。
[0012]根據第一方面的方法的實施例，第一層通常由純Ti構成，中間層通常由純Al構成，第二層通常由純NiV構成，并且第三層通常由純Ag構成。
[0013]根據第一方面的方法的實施例，以包括Ni和Al形成金屬間相的方式來執行回火。
[0014]根據第一方面的方法的實施例，襯底可以包括半導體芯片，尤其是硅芯片。半導體芯片可以包括電子器件，該電子器件包括晶體管，功率晶體管，MOS晶體管，SFET晶體管，垂直晶體管，和絕緣柵雙極晶體管(IGBT)中的一個或多個。
[0015]根據第一方面的方法的實施例，層堆疊被沉積在襯底的主表面的一個上。根據其實施例，層堆疊可以被沉積在襯底的整個主表面上。然而，層堆疊僅被沉積在襯底的主表面的預定部分上也是可能的。預定部分可以由設置在襯底中的電器件的電接觸端子，尤其是晶體管的接觸端子(比如源極，漏極和柵極接觸端子)構成。[0016]根據第一方面的方法的實施例,第一 Ti基層被沉積具有在從100nm-400nm的范圍
中的厚度。
[0017]根據第一方面的方法的實施例，第二 NiV基層被沉積具有在從200nm-400nm的范圍中的厚度。
[0018]根據第一方面的方法的實施例，中間層被沉積具有在從30nm-50nm的范圍中的厚度。
[0019]根據第一方面的方法的實施例，第三層被沉積具有在從200nm-600nm的范圍中的厚度。
[0020]根據第一方面的方法的實施例，中間層和第一至第三層中的一個或多個通過濺射被沉積，尤其是在同一個反應室內。
[0021]根據第一方面的方法的實施例，在從300°C _400°C的溫度范圍中并且對于在從20分鐘-40分鐘的范圍中的持續時間執行回火。
[0022]根據第一方面的方法的實施例，通過使用剝離方法來沉積層堆疊。特別地，犧牲層如，例如，光致抗蝕劑層可以被沉積在不同于預定部分的部分中的襯底上，該層堆疊可以
被沉積在預定部分中的襯底上和犧牲層上，并且然后去除犧牲層以便層堆疊僅保留在預定部分上。
[0023]根據第一方面的方法的實施例，層堆疊適用蝕刻工藝，例如濕法蝕刻工藝。首先層堆疊可以被沉積在整個襯底表面上，然后掩模層可以被沉積在預定部分上，其中掩模層原則上可以由包括對襯底表面，尤其對金屬表面的良好粘附特性的任何材料制成。掩模層可以例如包括光敏抗蝕劑。然后可以使用蝕刻工藝來去除層堆疊的未掩蔽部分。對于蝕刻工藝，可以使用濕法蝕刻介質，其中使用用于蝕刻層堆疊的不同金屬的不同蝕刻介質(例如用于蝕刻Ti的氟化氫)可能是必需的。原則上也可以使用干法蝕刻如，例如用于蝕刻未掩蔽部分的等離子體蝕刻或反應離子蝕刻。
[0024]圖2A-2D示出示意截面側視圖表示，用于說明根據實施例在襯底上制作層堆疊的方法。圖2A示出可以由半導體芯片，尤其是硅芯片構成的襯底10。襯底10可以包括電器件，比如晶體管，功率晶體管，MOS晶體管，SFET晶體管，垂直晶體管和IGB晶體管中的一個或多個。在任何情況下，電器件可以包括在襯底10的主面處的電接觸端子IOA和10B。電接觸端子IOA和IOB可以由襯底10的摻雜區構成。其旨在將電接觸層選擇性地沉積在電接觸端子IOA和IOB上。
[0025]為了這個目的，如在圖2B中所示，犧牲模版層20，尤其是光致抗蝕劑層被沉積在襯底10的表面上并且然后通過在電接觸端子IOA和IOB上面的犧牲層20中蝕刻開孔來在犧牲層20中產生反轉圖案(inverse pattern)。
[0026]然后，如在圖2C中所示，層堆疊30被沉積在整個區的上方，從而覆蓋電接觸端子IOA和IOB并且也留在那些區域中的犧牲層20的頂部，在那里沒有預先蝕刻犧牲層20。層堆疊30由第一 Ti基層31，中間Al基層32，第二 NiV基層33，和第三Ag基層34構成。第一層的厚度可以在從200nm-400nm的范圍中，中間層的厚度可以在從30nm_50nm的范圍中，第二層的厚度可以在從200nm-400nm的范圍中，并且第三層的厚度可以在從400nm-600nm的范圍中。
[0027]然后，如在圖2D中所示，犧牲層20被沖走。特別地，在光致抗蝕劑作為犧牲層的情況下，適當的溶劑可被用來去除光致抗蝕劑。因此，在犧牲層區域的頂部上的層堆疊的材料被剝離并且與下面的犧牲層一起被沖洗。在剝離之后，層堆疊僅保留在電接觸端子IOA和IOB的區域中。
[0028]然后可以在350°C將回火或者退火工藝執行30分鐘以便全部或者至少部分的中間層32的Al被轉換為金屬間相比如,例如Al-Ni金屬間相。這些金屬間相可以稍后在焊接工藝中用作對Sn的阻擋，其中Sn是被使用的一個或者主要焊接材料。這樣可以防止在界面處的腐蝕。
[0029]圖3示出根據本公開的第二方面的電子模塊的示意性截面側視圖表示。電子模塊200包括襯底210和布置在襯底210上的層堆疊220。層堆疊220包括設置在襯底210上的第一 Ti基層221，設置在層222上的第二 NiV基層223，和設置在第二層223上的第三Ag基層224。
[0030]根據第二方面的電子模塊的實施例，在第一和第二層221和223之間的中間層222包含在包含Ti，Al，Ni，和V的組的至少兩個金屬之間的至少一個金屬間相。根據其實施例，中間層222包含包括Al和Ni的金屬間相。
[0031]根據第二方面的電子模塊的實施例，襯底210包括硅。特別地，襯底210包括半導體芯片比如硅芯片。襯底可以包括在襯底210中或者在襯底210上的電子器件，其中電子器件可以是晶體管，功率晶體管，MOS晶體管，SFET晶體管，垂直晶體管和IGBT晶體管中的一個或多個。襯底厚度可以在從50μπι-300μπι的范圍中。
[0032]根據第二方面的電子模塊的實施例，襯底210可以包括電接觸端子210Α和210Β，其可以由襯底的摻雜區構成并且其可以由在襯底210中或在襯底210上設置的電器件的電接觸端子構成。層堆疊320可以被選擇性地設置在電接觸區210Α和210Β上。
[0033]根據第二方面的電子模塊的實施例，層堆疊220可以被設置在襯底210的整個主表面上面或者上方。然而，層堆疊220也可以被設置在襯底210的主表面的預定部分比如，例如電接觸端子210Α和210Β上面或上方。
[0034]雖然已經相對于一個或多個實施方式示出和描述了本發明，但是在不脫離所附權利要求的精神和范圍的情況下，可以作出對圖示示例的改變和/或修改。尤其關于由上面描述的部件或結構(組件，器件，電路，系統等)所執行的各種功能，除非另外表明，用來描述這種部件的術語(包括對“裝置”的引用)旨在對應于執行所描述部件的指定功能的任何部件或結構(例如，其是功能上等同的)，即使結構上不等同于執行本發明于此示出的示例性實施方式中的功能的公開結構。
【權利要求】
1.一種制作襯底的層堆疊的方法，所述方法包括: 在襯底上沉積第一 Ti基層； 在第一層上沉積中間的Al基層； 在中間層上沉積第二 NiV基層； 在第二層上沉積第三Ag基層；并且 以在至少兩個金屬之間形成至少一個金屬間相的方式回火，所述金屬選自由Ti，Al，Ni，和V構成的組。
2.根據權利要求1的方法，其中所述回火包括以包括Ni和Al形成金屬間相的方式來回火。
3.根據權利要求1的方法，其中所述襯底包括Si。
4.根據權利要求1的方法，其中沉積所述第一層包括沉積具有在從IOOnm到400nm的范圍中的厚度的第一層。
5.根據權利要求1的方法，其中沉積所述第二層包括沉積具有在從200nm到400nm的范圍中的厚度的第二層。
6.根據權利要求1的方法，其中沉積所述中間層包括沉積具有在從30nm到50nm的范圍中的厚度的中間層。
7.根據權利要求1的方法，其中沉積所述第三層包括沉積具有在從200nm到600nm的范圍中的厚度的第三層 。
8.根據權利要求1的方法，其中所述第一層，第二層，第三層和所述中間層中的一個或多個通過濺射被沉積。
9.根據權利要求1的方法，其中在從300°C— 400°C的溫度范圍中并且對于從20分鐘-40分鐘的持續時間執行回火。
10.根據權利要求1的方法，其中使用剝離方法沉積層堆疊。
11.根據權利要求1的方法，其中所述層堆疊被沉積在所述襯底的預定部分上。
12.根據權利要求11的方法，進一步包括: 將犧牲材料沉積在不同于所述預定部分的部分中的所述襯底上； 將所述層堆疊沉積在所述預定部分中的所述襯底上和所述犧牲層上；以及 去除所述犧牲層。
13.根據權利要求11的方法，其中所述預定部分包括電器件的電接觸端子。
14.根據權利要求1的方法，其中所述層堆疊被沉積在所述襯底的整個表面上。
15.—種電子模塊,包括: 襯底； 被設置在所述襯底上的層堆疊； 其中所述層堆疊包括沉積在所述襯底上的第一層，沉積在所述第一層上的中間層，沉積在所述中間層上的第二層，和沉積在所述第二層上的第三層；并且 其中所述第一層包括Ti，所述第二層包括NiV，所述第三層包括Ag，并且所述中間層包括Al。
16.根據權利要求15的電子模塊，其中所述襯底包括Si。
17.根據權利要求15的電子模塊，其中在所述第一和第二層之間的連接處包含在至少兩個金屬之間的至少一個金屬間相，所述至少兩個金屬選自由Ti, Al, Ni,和V構成的組。
18.根據權利要求17的電子模塊，其中在所述第一和第二層之間的連接處包含包括Al和Ni的金屬間相。
19.根據權利要求15的電子模塊，進一步包括在所述襯底中或在所述襯底上的至少一個電子器件。
20.根據權利要求19的電子模塊，其中所述電子器件包括功率晶體管，MOS晶體管，SFET晶體管，垂直晶體管，和絕緣柵雙極(IGB)晶體管中的一個或多個。
21.根據權利要求15的電子模塊，其中所述層堆疊僅被布置在所述襯底的主表面的預定部分上。
22.根據權利要求21的電子模塊，其中所述預定部分包括電器件的電接觸端子。
23.根據權利要求15的電子模塊，其中所述層堆疊被布置在所述襯底的整個主面上。
24.—種層堆疊,包括: 第一層，其中所述第一層包含Ti ； 設置在所述第一層上的中間層，其中所述中間層包含Al ； 設置在所述中間層上的第二層，其中所述第二層包含NiV ;和 設置在所述第二層上的第三層，其中所述第三層包含Ag。
25.根據權利要求24的層堆疊，其中所述中間層包含在至少兩個金屬之間的至少一個金屬間相，所述至少兩個金屬選自由Ti, `Al, Ni,和V構成的組。
26.根據權利要求25的層堆疊，其中所述中間層包含包括Al和Ni的金屬間相。
【文檔編號】H01L21/58GK103871914SQ201310678119
【公開日】2014年6月18日 申請日期:2013年12月13日 優先權日:2012年12月14日
【發明者】P.加尼策爾, M.哈里遜, K.馬托伊, M.施波恩 申請人:英飛凌科技股份有限公司