金屬氧化物半導體(mos)晶體管及其制作方法
【專利摘要】本發明揭示一種金屬氧化物半導體晶體管MOS及其制作方法，其中相對于柵極電極的寬度增加有效溝道長度。在結構的表面處形成上覆于虛擬柵極電介質材料上的虛擬柵極電極，所述結構具有自對準的源極/漏極區域及在虛擬柵極結構的側壁上的電介質間隔件。所述虛擬柵極電介質下伏于所述側壁間隔件下。在包含從所述間隔件下方移除所述虛擬柵極電極及所述下伏虛擬柵極電介質材料之后，執行硅蝕刻以在下伏襯底中形成凹部。相對于所述凹部的底部的蝕刻，此蝕刻由于晶體定向而在底切側上為自限制的。接著，將所述柵極電介質及柵極電極材料沉積到其余空隙中，舉例來說以形成高k金屬柵極MOS晶體管。
【專利說明】金屬氧化物半導體(MOS)晶體管及其制作方法
[0001]相關申請案的交叉參考
[0002]不適用。
[0003]關于聯邦資助的研究或開發的聲明
[0004]不適用。
【技術領域】
[0005]本發明在集成電路及其制造領域中。本發明的實施例更明確地說涉及具有極窄柵極電極的金屬氧化物半導體場效應晶體管(MOSFET)。
【背景技術】
[0006]許多現代電子裝置及系統現在包含用于控制及管理寬廣范圍的功能及有用應用的實質計算能力。此項技術中基礎的是，實現晶體管及其它固態裝置的結構的物理特征大小的大小的減小實現每單位“芯片”面積較多電路功能的較大集成，或相比來說，給定電路功能的芯片面積的減小的消耗。給定成本的集成電路的能力已由于此小型化趨勢而大大增加。
[0007]近年來半導體技術中的進步已使得最小裝置特征大小(例如，金屬氧化物半導體(MOS)晶體管的界定晶體管溝道長度的柵極電極的寬度)能夠縮小為極亞微米范圍。現有技術水平晶體管溝道長度現在接近亞20納米范圍，其為與源極及漏極耗盡區寬度相同的數量級。然而，在這些極小溝道長度下，已觀察到MOS晶體管的電特性中的特定不合意的效應。這些不合意的效應在此項技術中稱為“短溝道效應”或“SCE”。
[0008]這些短溝道效應中的一者在此項技術中稱為“彈道運輸行為”或表面散射，其將載子遷移率減小到足以在晶體管的電性質中觀察到的程度。已觀察到，大約20nm或小于20nm的柵極寬度(即，有效溝道長度)易經受此短溝道效應。
[0009]另一短溝道效應稱為漏極誘發的勢壘降低，其指具有極短溝道長度的晶體管中的溝道區域中的載子的電位勢壘的減小。此勢壘降低允許電子甚至在柵極到源極電壓低于閾值電壓的情況下在Vds偏置下從源極行進到漏極。在數字電路中，特別是在對電力消耗敏感的應用(例如移動裝置、可植入醫療裝置及其它電池供電的系統)中，此亞閾值泄漏通常為不合意的。
[0010]另一不合意的亞閾值效應稱為逆窄寬度效應(“INWE”)，其中閾值電壓隨較窄溝道寬度變低。已觀察到，此效應集中于晶體管溝道的邊緣處，尤其在下伏于柵極電極下的有源場邊緣處。由于INWE造成的泄漏通常展現跨過特別是在其中溝道邊緣未得到很好控制的裝置中的晶體管群體的相對大的變化。此大的變化在依賴于裝置特性的良好匹配的那些模擬電路中尤其有問題。
[0011]其它短溝道效應包含:速度飽和，其減小跨導；碰撞電離，其可致使源極到襯底泄漏；及“熱”電子的產生及陷獲，其通過隨時間增加其閾值電壓而使晶體管性能降級。
[0012]通過其它背景的方式，將MOS晶體管特征大小比例縮小成深亞微米領域迫使將MOS柵極電介質層(如果使用常規柵極電介質層(例如，二氧化硅))薄化到從柵極電流泄漏、制造合格率及可靠性的立場可有問題的程度。響應于常規柵極電介質材料的此限制，所謂的“高k”柵極電介質(例如氧化鉿(HfO2))已變得流行。這些電介質具有比二氧化硅及氮化硅高的電介質常數，從而準許那些膜比對應二氧化硅膜在物理上厚，同時保持適合于供在高性能MOS晶體管中使用。尤其與這些高k柵極電介質組合的金屬及金屬化合物(例如鈦氮化物、鉭硅氮化物、鉭碳化物等等)的柵極電極現在也在現代MOS技術中流行。這些金屬柵極電極消除特別是在需要這些技術的極小特征大小處顯而易見的不合意的多晶硅耗盡效應。
[0013]通過其它背景的方式，第7，804，130號美國專利描述打算從由柵極寬度界定的長度增加晶體管的有效溝道長度的常規凹入溝道MOS晶體管。根據此方法，在虛擬柵極氧化物結構上方形成“虛擬”多晶硅柵極電極，所述虛擬柵極氧化物結構具有在所述虛擬柵極電極的側壁上的間隔件；以相對于所述虛擬柵極電極自對準的方式執行源極及漏極植入。在整體沉積電介質層之后，移除虛擬柵極電極及柵極氧化物，后續接著向間隔件之間的硅溝道區域中蝕刻凹部。溝道區域的此蝕刻揭示為在〈100〉硅晶體平面中優先，而在〈111〉平面中為自限制的，此在此過程中產生沿〈111〉平面表面的V形凹入導電溝道。在凹部上方沉積柵極電介質、后續接著將最終柵極電極沉積到間隔件之間的開口中完成晶體管。
[0014]通過其它背景的方式，金姆(Kim)的“用于亞50nm DRAM及NAND快閃制造的技術(Technology for sub_50nm DRAM and NAND Flash Manufacturing) ”，技術文摘，2005IEEE國際電子裝置會議(IEEE，2005)，第323頁到第326頁描述一種其中將單元晶體管形成為凹入溝道裝置的動態隨機存取存儲器(DRAM)陣列。
【發明內容】
[0015]本發明的實施例提供一種晶體管結構及其制作方法，所述晶體管結構提供相對于柵極電極的寬度增加的溝道長度。
[0016]本發明的實施例提供其中顯著減小短溝道效應的此結構及方法。
[0017]本發明的實施例提供可容易地實施高k金屬柵極技術的此結構及方法。
[0018]參考以下說明書連同其圖式的所屬領域的技術人員將明了本發明的實施例的其它目標及優點。
[0019]本發明的實施例可實施于替代柵極晶體管及方法中，其中將虛擬柵極電極的側壁上的電介質間隔件形成為上覆于在單晶硅表面上方形成的虛擬柵極電介質膜上。通過多晶硅蝕刻的方式移除所述虛擬柵極電極，后續接著包含從所述電介質間隔件下方的選擇性蝕刻所述虛擬柵極電介質膜。凹部到硅表面中的硅蝕刻從最終晶體管中的載子遷移率的立場沿優先平面底切電介質間隔件。接著，在所產生凹入溝道區域上方形成柵極電介質層，后續接著在所述柵極電介質上方形成柵極電極以界定晶體管。
[0020]在本發明的一些實施例中，以相對于虛擬柵極電極自對準的方式形成源極及漏極區域，使得較重摻雜的源極/漏極植入區域比較輕摻雜的漏極延伸區域淺。
【專利附圖】
【附圖說明】
[0021]圖1a是包含根據本發明的實施例構造的晶體管的集成電路的一部分的平面圖。[0022]圖1b是包含根據本發明的實施例構造的晶體管的圖1a的集成電路的部分的橫截面圖。
[0023]圖2a到2k是圖1a的集成電路的部分的橫截面圖，其圖解說明根據本發明的實施例的形成晶體管的方法中的步驟。
[0024]圖3是圖解說明在根據本發明的實施例的圖2a到2k的方法中形成的凹部的表面處的硅晶體定向的橫截面圖。
【具體實施方式】
[0025]將連同其實施例(即，實施為使用高k柵極電介質及兼容金屬的柵極材料的集成電路)描述本發明，這是因為預期本發明將在用于此應用中時尤其有益。然而，預期本發明的實施例將在連同其它技術使用及用于其它應用中時有益。因此，將理解，以下說明僅通過舉例方式提供且并不打算限制所主張的本發明的真實范圍。
[0026]圖1a及Ib分別在平面圖及橫截面圖中圖解說明根據本發明的實施例構造的晶體管10的兩個例子。在此實例中，每一晶體管10為在單晶硅襯底12的表面的選定位置處形成的金屬氧化物半導體(MOS)晶體管。更具體來說，每一晶體管10為在襯底12的表面的有源區域處形成的η溝道MOS晶體管。如此項技術中已知，有源區域界定為襯底12的表面的位于隔離電介質結構15之間(或取決于集成電路的較大比例布局，由單個此類結構15環繞)的那些位置。在此實例中，隔離電介質結構15形成為由通過沉積到向襯底12的表面中蝕刻的凹部中等等形成的電介質材料元件組成的淺溝槽隔離(STI)結構。
[0027]盡管本說明與彼此鄰近安置于單個有源區域中的類似晶體管10有關，但當然應理解，本發明的實施例可直接應用于晶體管10的單個例子(即，在其自身的有源區域例子中)或在相同有源區域中具有彼此相同或變化的大小的兩個以上晶體管10。
[0028]如圖1b中所展示，晶體管10為形成到P型阱14中的η溝道MOS晶體管，所述ρ型阱在此實例中為通過常規離子植入及擴散退火的方式形成到襯底12的選定位置中的ρ型摻雜區域。或者，晶體管10可在不存在阱區域的情況下直接形成到ρ型襯底12中。此外，在替代方案中，晶體管10可根據常規絕緣體上硅(SOI)技術在安置于絕緣層上方的半導體層的表面處或在如此項技術中已知的其它類似襯底結構中形成。如熟悉此項技術的讀者參考本說明書將顯而易見，本發明的實施例可應用于η溝道及ρ溝道MOS晶體管兩者。
[0029]晶體管10的柵極結構18各自上覆于有源區域的一部分上且在任一端上延伸到隔離電介質結構15上，如圖1a中所展示。在本發明的此實施例中，柵極結構18由金屬或導電金屬化合物(例如鈦、鎢、鉭、鈦氮化物、鉭氮化物、鎢氮化物等等)形成。在此實例中，柵極結構18通過柵極電介質17與ρ阱14的表面分離。根據本發明的此實施例，柵極電介質17由“高k”電介質材料(例如氧化鉿(HfO2)、蛤鋯氧化物(HfZrOx))及高k材料的組合(例如氧化鉿與鋯氧化物組合(例如，Hf02/Zr02及Zr02/Hf02))的薄層組成。或者，可在本發明的實施例中使用此項技術中已知的其它高k電介質材料。
[0030]預期尤其連同極窄柵極寬度結構考慮本發明的益處，本發明的實施例在連同如本說明書中所描述的高k金屬柵極晶體管10構造及使用時特別有益。或者，預期本發明的實施例還可在與其它材料(例如多晶硅柵極電極及常規柵極電介質膜(例如二氧化硅及氮化硅))一起使用時有益。[0031]如圖1a及Ib中所展示，電介質間隔件19沿柵極結構18的側壁的部分安置。襯底12的下伏于間隔件19下、可能在鄰近于間隔件19安置或安置于所述間隔件的側上的蝕刻停止電介質層22下方延伸達一距離的表面部分(在此實例中，ρ阱14)含有柵極結構18的通過柵極電介質17與下伏硅分離的延伸部。如下文將進一步詳細地描述，柵極結構18的這些部分及柵極電介質17在由間隔件19界定且底切所述間隔件的位置處形成到向襯底12的表面中蝕刻的凹部中，如所展示。
[0032]在本發明的此實施例中，源極/漏極區域16為在選定位置處從表面延伸到所要深度到P阱14中的重摻雜η型部分。在此實例中，源極/漏極區域16以相對于柵極結構18及其間隔件19自對準的方式形成。如從圖1b顯而易見，晶體管10為輕摻雜漏極類型，這是因為漏極延伸區域20下伏于相應源極/漏極區域16下；這些漏極延伸區域20為延伸到源極/漏極區域16下方的深度的較輕摻雜的η型摻雜區域，且用以減小在小幾何形狀裝置(例如晶體管10)中普遍的熱電子效應。源極/漏極區域16與其漏極延伸區域20的結輪廓由側壁間隔件19界定。如此項技術中眾所周知且如下文將描述，漏極延伸部20通過在界定柵極結構18之后執行的第一離子植入過程形成且與其自對準，后續接著在形成間隔件19之后的第二植入以形成較重摻雜的源極/漏極區域16。
[0033]如圖1b中所展示，蝕刻停止電介質層22及層間電介質24鄰近于柵極結構18及間隔件19安置于有源區域上方，且還安置于上覆于隔離電介質結構15上的位置處。在本發明的此實施例中，蝕刻停止電介質層22下伏于層間電介質24下且由彼此不同的材料構造；舉例來說，蝕刻停止電介質層22可由氮化硅形成而層間電介質24可為二氧化硅。
[0034]如圖1a及Ib中所展示，接觸開口 23位于中心源極/漏極區域16的選定位置處。接觸開口 23通過在所述位置處掩蔽蝕刻層間電介質24、后續接著在所述相同位置處蝕刻蝕刻停止電介質22從而在所述位置處暴露源極/漏極區域16的表面而形成。將隨后將導體(未展示)沉積到接觸開口 23中，以提供源極/漏極區域16的所述例子與集成電路中的其它處之間的電連接。將類似地在所要位置處對源極/漏極區域16的其它例子及柵極結構18做出接觸及導電連接，但為了清晰起見未在圖1a及Ib中展示。
[0035]出于此定義的目的，術語“柵極寬度”將指柵極電極在大體平行于晶體管的源極與漏極之間的導電方向的方向上的通常較窄尺寸。舉例來說，在常規平面MOS晶體管中，此柵極寬度基本上界定“溝道長度”，所述溝道長度為晶體管的源極與漏極之間在其線性區域(在夾斷之前)中的反轉溝道的長度。相比來說，術語“柵極長度”及“溝道寬度”將指垂直于源極/漏極導電方向的柵極電極(及因此導電溝道)的大小。出于本說明的目的，為進一步詳細描述這些定義，常規MOS晶體管的跨導將因此與溝道寬度對溝道長度的比率(W/L)成比例且類似于柵極長度對柵極寬度的比率。
[0036]根據本發明的實施例，晶體管10的柵極結構18具有通過光刻圖案化及制造過程的蝕刻技術界定且通常為所述技術的最小特征大小的柵極寬度GW。此柵極寬度GW基本上對應于柵極結構18的上部部分的寬度(如圖1a及Ib中所展示)，且由最小特征大小界定以用于圖案化及蝕刻根據本發明的實施例的多晶硅“虛擬”柵極電極。
[0037]參考圖lb，晶體管10的反轉溝道將從柵極結構18的一側上的漏極延伸部20與ρ阱14之間的p-n結延伸到同一柵極結構18的另一側上的ρ阱14與漏極延伸部20之間的p-n結。根據本發明的實施例的晶體管10的凹入構造產生比經圖案化柵極寬度GW實質上長的有效電溝道長度CL，如圖1a及Ib中所展示。預期在本發明的實施例的實施方案中，溝道長度CL可比經圖案化柵極寬度GW長出50%。舉例來說，預期本發明的實施例使得能夠形成具有約20nm的柵極寬度GW且具有介于從約22nm到多達30nm之間的溝道長度CL的晶體管10。預期相對于經受彈道運輸行為、漏極誘發的勢壘降低及其它短溝道效應的常規晶體管，相對于柵極寬度GW延長的此有效溝道長度CL實質上減小影響根據本發明的實施例的晶體管10的短溝道效應。根據本發明的實施例，獲得此益處，同時仍使得柵極結構18能夠具有伸入亞微米范圍的極小柵極寬度，從而減小實現整體集成電路功能所需的芯片面積。
[0038]另外，預期根據本發明的實施例構造的晶體管10將與其較長有效溝道長度組合獲得絕佳性能，其具有比常規凹入溝道晶體管相對好的性能。舉例來說，以第7，804，130號美國專利中所描述及上文所論述的方式構造的晶體管產生V形溝道區域，其中其表面遵循〈111〉硅晶體定向平面。相比來說，如下文將進一步詳細描述，晶體管10在凹部的底部處沿〈100〉表面具有較長溝道長度，而底切蝕刻在〈111〉平面處為自限制的。如此項技術中已知，〈100〉表面為較光滑表面，從而展現較高載子遷移率及因此改進的性能。
[0039]現在參考圖2a到2k，現在將參考在制造過程的各個階段處的結構的橫截面圖描述根據本發明的實施例的制作集成電路中的晶體管10的方法。本說明以呈圖2a中所展示的形式的集成電路結構開始，其中所述結構包含常規多晶硅柵極MOS集成電路共有的特征。在此實例中，通過常規離子植入過程在單晶硅襯底12的表面處形成ρ阱14。如果在互補MOS(CMOS)集成電路中形成晶體管10，那么可視需要在襯底12的其它位置處形成η型阱。或者，如果襯底12具有適當溝道導電性類型及摻雜劑濃度，那么可在不迫使阱植入的情況下在襯底12的表面處形成晶體管10。此外，在替代方案中，預期本發明可實施于其它類型的半導體主體中，舉例來說在根據眾所周知的絕緣體上硅(SOI)技術上覆于絕緣體層上的單晶半導體層中。預期在此情形中，這些及其它實施方案環境在權利要求書的范圍內。
[0040]隔離電介質結構15從其表面延伸到襯底12中，且可充當P阱14的邊界。在此實例中，隔離電介質結構15由根據眾所周知的淺溝槽隔離(STI)技術沉積到經蝕刻溝槽中的二氧化硅組成。隔離電介質結構15的其它例子將存在于在其處表面元件的電隔離為合意的那些位置處。襯底12的表面的有源區域界定于在其處不存在隔離電介質結構15的那些位置處。
[0041]在圖2a中所展示的制造時刻，整體安置“虛擬”柵極電介質層30，包含在ρ阱14的表面處的有源區域及隔離電介質結構15上方。虛擬柵極電介質30稱為“虛擬”層，這是因為其將為了支持晶體管10的最終柵極電介質而最終被移除。虛擬柵極電介質30可為二氧化硅或氮化硅或兩者的組合，或者可由適合于其占位器功能的某種其它材料組成。虛擬多晶硅柵極結構32在將在其處形成最終金屬晶體管柵極結構18的位置處上覆于虛擬柵極電介質30上；如此，最終移除這些虛擬多晶硅柵極結構32，如下文將描述。通過整體沉積多晶硅材料、后續接著掩膜材料的光刻圖案化及各向異性蝕刻而以常規方式形成虛擬多晶硅柵極結構32。如上文所提及，預期通常對所使用的制造技術的最小特征大小執行此經圖案化蝕刻；在任何情況下，將虛擬柵極多晶硅結構32圖案化并蝕刻為柵極寬度GW，如圖2a中所展示。根據本發明的實施例，虛擬多晶硅柵極結構32的蝕刻不從蝕刻多晶硅的那些位置移除虛擬柵極電介質層30，如圖2a中所展示。[0042]根據本發明的實施例，在過程的此階段處植入漏極延伸部20，以便以相對于虛擬多晶硅柵極結構32自對準的方式形成所述漏極延伸部。此過程植入所要劑量及能量的η型離子以便界定最終所要深度及摻雜劑濃度的漏極延伸部20。可在過程的此階段處執行退火以在所要最終深度處或附近形成漏極延伸部20，如圖2a中所展示；或者，后續退火或高溫過程可用以使經植入摻雜劑擴散到所要輪廓，如此項技術中已知。
[0043]接著，在虛擬柵極結構32的側上形成側壁間隔件19，如圖2b中所展示。電介質間隔件19可由任何適合電介質材料(例如二氧化硅或氮化硅)且通過化學氣相沉積后續接著各向異性蝕刻的方式而以常規方式形成。作為間隔件19的材料的各向異性蝕刻的一部分或通過單獨且后續蝕刻的方式，接著在不下伏于虛擬柵極結構32及間隔件19下的那些位置處從表面移除虛擬柵極電介質層30。為促進虛擬柵極電介質層30的移除，針對電介質間隔件19選擇不同于虛擬柵極電介質層30的材料的材料(例如，氮化硅對二氧化硅)可為優選的。如下文將變得顯而易見，間隔件19的寬度將用以界定隨后向襯底12的表面中蝕刻的溝道凹部的大小及形狀。
[0044]另外，如圖2b中所展示，間隔件19還界定重摻雜的源極/漏極區域16的放置，所述重摻雜的源極/漏極區域通過在形成間隔件19的各向異性蝕刻之后執行的離子植入形成。此源極/漏極植入過程植入所要劑量及能量的η型離子以便以相對于虛擬柵極結構32及間隔件19自對準的方式界定最終所要深度及摻雜劑濃度的源極/漏極區域16。如此項技術中典型的，源極/漏極區域16將比漏極延伸部20重的摻雜η型(在此實例中，針對η溝道晶體管10)。然而，根據本發明的實施例，選擇源極/漏極植入的能量及最終驅入退火條件，使得將源極/漏極區域16形成為比漏極延伸部20淺的深度，使得漏極延伸部20將有效地環繞源極/漏極區域16，如圖2b中所展示。可在過程的此階段處執行驅入擴散退火以將源極/漏極區域16 (及視需要，漏極延伸部20)形成為所要最終深度，或考慮到其它高溫處理，可在過程中稍后執行此退火。
[0045]在源極/漏極植入之后，接著整體沉積蝕刻停止電介質層22，從而產生圖2c中所展示的結構。蝕刻停止電介質層22為不同于上覆材料的組合物的常規電介質材料(舉例來說，氮化硅)以便抵抗所述上覆材料的蝕刻。特別是如果所述材料的蝕刻將在不同物理層級處停止，那么此蝕刻停止給所述上覆蝕刻提供過程余量，同時保護下伏結構(例如，源極/漏極區域16的表面)，如此項技術中已知。蝕刻停止電介質層22的厚度及組合物將因此取決于特定材料及所涉及的蝕刻。預期，所屬領域的技術人員將能夠相應地在不具有過度實驗的情況下容易地選擇蝕刻停止電介質層22的適當特性。
[0046]在本發明的此實施例中，接著整體沉積層間電介質層24，從而覆蓋蝕刻停止電介質層22，如圖2d中所展示。根據本發明的此實施例，如所沉積的層間電介質層24將相對厚，從而在如由蝕刻停止電介質層22覆蓋的虛擬柵極結構32的厚度上方很好地延伸。如上文所提及，層間電介質層24的組合物將不同于蝕刻停止電介質層22的組合物以促進其蝕刻。舉例來說，如果蝕刻停止電介質層22為氮化硅，那么層間電介質層24可由二氧化硅形成。
[0047]根據本發明的實施例，接著通過化學機械拋光(CMP)的方式將結構平面化到暴露虛擬多晶硅柵極結構32的頂部表面的深度(如圖2e中所展示)，同時仍確保充分層間電介質層24厚度以使下伏結構適當絕緣。接著，通過適當蝕刻的方式移除虛擬多晶硅柵極結構32，從而產生圖2f的結構。此多晶硅蝕刻可為使用“濕式”蝕刻或等離子蝕刻的毯覆蝕刻，或者可為掩蔽蝕刻使得多晶硅柵極結構28中的特定多晶硅柵極結構可保持充當最終晶體管柵極電極或集成電路中的其它處的其它結構，例如電阻器或電容器板。
[0048]如圖2f中所展示，通過移除虛擬多晶硅柵極結構32而暴露虛擬柵極電介質30的部分。根據本發明的實施例，接著通過蝕刻在這些經暴露位置處移除虛擬柵極電介質30，所述蝕刻展現到如下程度的各向同性:使得移除虛擬柵極電介質30下伏于間隔件19下的部分，從而在下伏于間隔件19下的那些位置處暴露襯底12的表面。虛擬柵極電介質30的此蝕刻可為適當物質的“濕式”蝕刻(即，將表面暴露于所要蝕刻劑的液體溶液，如此項技術中已知)或者可為使用適當蝕刻劑且在移除虛擬柵極電介質30在間隔件19下方的那些部分的條件下的等離子蝕刻。圖2g圖解說明在虛擬柵極電介質30的此移除之后的結構。
[0049]作為與用以移除虛擬柵極電介質30相同的蝕刻的一部分或通過后續單獨蝕刻的方式，接著根據本發明的實施例執行向襯底12的表面中蝕刻凹部。以展現到如下程度的各向同性的方式執行此硅蝕刻:形成延伸到鄰近于間隔件19的電介質材料(例如，蝕刻停止電介質22)下方的某一距離的凹部，如圖2h中所展示。適合于此硅蝕刻的蝕刻的實例包含使用硅蝕刻劑(例如氫氧化鉀、氫氧化銨或氫氧化四甲銨)的液體溶液的濕式蝕刻及使用硅蝕刻劑(例如氫氧化鉀、氫氧化銨或氫氧化四甲銨)的活性物質的等離子蝕刻。
[0050]優選地，此硅蝕刻(無論是濕式蝕刻還是等離子蝕刻)在〈111〉硅晶體平面中為自限制的，而優先地蝕刻〈100〉硅平面。參考圖3，將此蝕刻施加到具有在其處形成晶體管10的〈100〉表面的襯底12產生具有在〈111〉平面中的側表面的在〈100〉平面中的凹部的底部表面，如所展示。考慮到與〈111〉表面相比，〈100〉晶體表面相對平滑，從而提供比在〈111〉平面中高的載子遷移率，預期此定向為尤其有益的。由于晶體管10的反轉溝道在凹部的相對側上的P阱14與η型漏極延伸部20之間的冶金結之間延伸，因此本發明的實施例因此產生具有一溝道長度CL(圖1b)的凹入溝道，所述溝道長度實質上長于經圖案化柵極寬度GW且大部分(如果并非全部)溝道長度CL沿著高遷移率〈100〉硅表面。此定向因此提供具有增加的溝道長度CL的晶體管10以便減小短溝道效應，同時由于最優〈100〉硅晶體表面處的其溝道(即，在最優〈110〉方向上的源極/漏極導電，如所展示)而仍提供絕佳電性能。
[0051]參考圖2i，接著在凹部中且還沿著間隔件19及其它電介質結構(例如，蝕刻停止電介質22)的側形成柵極電介質17。在本發明的實施例中，考慮到本發明的實施例所呈現的到襯底12中的凹部的復雜幾何形狀，通過原子層沉積(ALD)的方式形成柵極電介質17以確保適當電介質完整性。根據所要電性質及晶體管10的構造選擇柵極電介質17的材料。針對高k金屬柵極技術的實例，柵極電介質17將由以下各項形成:高k材料(例如氧化鉿(HfO2);蛤鋯氧化物(HfZrOx));高1^材料的組合(例如氧化鉿與氧化鋯組合(例如，HfO2/Zr02&Zr02/Hf02));及此項技術中已知的其它高k電介質材料。
[0052]接著，可沉積柵極結構18的材料，從而用已經到位的柵極電介質17填充間隔件19與到襯底12中的凹部之間的空隙的內部。此沉積的特定機制可取決于材料的物質、所填充的空隙的形狀及大小等等；適當沉積技術的實例包含ALD、反應濺射、化學氣相沉積等。針對高k金屬柵極技術的實例，柵極結構18的組合物可包含金屬(例如鈦、鎢、鉭、鈦氮化物、鉭氮化物、鎢氮化物等等)及其組合 ，視需要包含勢壘層。在沉積之后，可再次執行結構的平面化。預期，參考本說明書的所屬領域的技術人員將能夠容易地沉積柵極結構18的材料以便形成柵極結構18，如圖2j中所展示。
[0053]接著，可以常規方式進行到晶體管10的端子的接觸。在本發明的此實施例中，關于蝕刻停止電介質22與層間電介質24的組合，適合方法包含層間電介質24的用以從所要接觸位置23(圖1b)移除所述材料的掩蔽蝕刻，其中蝕刻在蝕刻停止電介質層22上停止。圖2k中展示此結構的結果。接著，可視需要使用與用以界定層間電介質24的蝕刻相同的經圖案化掩模執行蝕刻停止電介質層22自身的單獨蝕刻以便暴露所要接觸位置(例如，源極/漏極區域16)。上文所論述的圖1a及Ib中展示過程中的此時刻處的所產生結構。
[0054]接著，以包含適當上覆金屬導體的沉積及圖案化、額外層間電介質層的形成及穿過那些層的接觸位置的蝕刻的常規方式完成集成電路，根據將在集成電路中形成的導體層級的數目重復此些過程。
[0055]如上文所描述，本發明的實施例產生具有比由柵極電極的寬度界定的長度長的有效溝道長度的晶體管結構及制作此些晶體管結構的方法。所產生晶體管因此比具有相同經圖案化柵極寬度的柵極電極的常規平面晶體管更不易于經受短溝道效應。因此，本發明的實施例特別非常適于具有能夠獲得深入亞微米范圍(舉例來說，小到20nm或小于20nm)的柵極寬度且如此適合于極高級集成及每單位芯片面積的裝置密度的現代制作技術的實施方案。此外，本發明的實施例使得能夠使用其中大多數(如果并非全部)導電溝道出于電性能的目的而沿著優先晶體定向的凹入溝道形成此些晶體管。因此，改善由于增加的溝道長度及伴隨的減小的短溝道效應造成的電性能的潛在降級。本發明的實施例還與現代高k金屬柵極晶體管構造容易地共存。
[0056]盡管已根據本發明的實施例描述了本發明，但當然預期參考本說明書及其圖式的所屬領域的技術人員將明了這些實施例的修改形式及替代方案，此些修改形式及替代方案獲得本發明的優點及益處。預期此些修改形式及替代方案在如本文中隨附主張的本發明的范圍內。
【權利要求】
1.一種在單晶娃的表面處形成的金屬氧化物半導體場效應晶體管，所述表面具有第一導電性類型，所述金屬氧化物半導體場效應晶體管包括: 第二導電性類型的源極及漏極區域，其在所述表面的通過所述單晶硅中的凹部彼此分離的位置處形成； 第一及第二電介質結構，其分別安置于所述源極及漏極區域上方，所述第一及第二電介質結構中的每一者具有安置于所述凹部的部分上方的部分； 柵極電介質層，其安置于所述凹部的表面處且在所述第一及第二電介質結構的部分下方延伸； 柵極電極，其安置于所述凹部內且通過所述柵極電介質層與所述表面分離，所述柵極電極具有在所述第一及第二電介質結構的部分下方延伸的部分。
2.根據權利要求1所述的晶體管，其中所述源極及漏極區域各自包括: 所述第二導電性類型的第一摻雜部分，其從所述表面延伸到第一深度；及 所述第二導電性類型的第二摻雜部分，其環繞所述第一摻雜部分，從所述表面延伸到大于所述第一深度的第二深度，所述第二摻雜部分比所述第一摻雜部分被更輕地摻雜。
3.根據權利要求1所述的晶體管，其中所述第一及第二電介質結構各自包括: 中心部分,其由第一電介質材料形成 '及 電介質間隔件，其由第二電介質材料形成，安置于所述中心部分的一側上及所述凹部的一部分上方。
4.根據權利要求3所述`的晶體管，其中所述第一及第二電介質結構各自進一步包括: 蝕刻停止部分，其安置于所述中心部分下方及所述中心部分與所述電介質間隔件之間。
5.根據權利要求1所述的晶體管，其中所述柵極電介質層包括高k電介質材料； 且其中所述柵極電極包括金屬。
6.根據權利要求1所述的晶體管，其中所述凹部的下伏于所述第一及第二電介質結構的所述部分下的所述部分具有在〈111〉晶體平面中的表面； 且其中所述凹部具有在〈100〉晶體平面中的底部表面。
7.一種制作在單晶硅的表面處形成的金屬氧化物半導體場效應晶體管的方法，所述表面具有第一導電性類型，所述方法包括: 在所述表面的選定位置處形成虛擬柵極電介質，所述表面的所述選定位置具有第一導電性類型； 在所述選定位置處形成上覆于所述虛擬柵極電介質上的虛擬柵極電極； 在所述虛擬柵極電極的相對側上形成電介質結構，所述電介質結構的部分上覆于所述虛擬柵極電介質的部分上； 將第二導電性類型的源極/漏極區域在所述虛擬柵極電極的相對側上的位置處形成到所述表面中； 接著移除第一虛擬柵極電極； 從所述表面的所述選定位置及所述電介質結構的部分下方蝕刻虛擬柵極電介質材料； 在所述電介質結構之間及下方的位置處向所述硅中蝕刻凹部；在所述凹部的表面處形成柵極電介質層；及 形成上覆于所述柵極電介質層上及在所述電介質結構之間的柵極電極。
8.根據權利要求7所述的方法，其中所述形成所述電介質結構的步驟包括: 在所述形成所述虛擬柵極電極的步驟之后，在所述虛擬柵極電極的相對側壁上形成側壁電介質間隔件；及 在所述形成源極/漏極區域的步驟之后，在所述源極/漏極區域上方沉積電介質材料。
9.根據權利要求8所述的方法，其中所述形成源極/漏極區域的步驟包括: 在所述形成側壁電介質間隔件的步驟之前，給所述表面植入所述第二導電性類型的摻雜劑離子以形成從所述表面延伸到第一深度的所述第二導電性類型的區域。
10.根據權利要求9所述的方法，其中所述形成源極/漏極區域的步驟進一步包括: 在所述形成側壁電介質間隔件的步驟之后，給所述表面植入所述第二導電性類型的摻雜劑離子以形成從所述表面延伸到比所述第一深度淺的第二深度的所述第二導電性類型的區域。
11.根據權利要求8所述的方法，其中所述在所述源極/漏極區域上方沉積電介質材料的步驟包括: 整體沉積蝕刻停止電介質層； 接著整體沉積層間電介質`層； 接著執行化學機械拋光以移除所述蝕刻停止電介質及層間電介質層以便暴露所述虛擬柵極電極的頂部表面。
12.根據權利要求7所述的方法，其中所述蝕刻凹部的步驟包括: 將所述表面暴露于娃蝕刻劑。
13.根據權利要求12所述的方法，其中所述暴露步驟將所述表面暴露于所述硅蝕刻劑的液體溶液。
14.根據權利要求12所述的方法，其中所述暴露步驟將所述表面暴露于硅蝕刻劑物質的等尚子。
15.根據權利要求12所述的方法，其中所述硅蝕刻劑選自由以下各項組成的群組:氫氧化鉀、氫氧化銨及氫氧化四甲銨。
16.根據權利要求12所述的方法，其中布置所述單晶硅使得所述暴露步驟相對于在〈111〉平面中的表面優先地蝕刻在〈100〉平面中的硅表面。
17.根據權利要求7所述的方法，其中所述在所述凹部的所述表面處形成柵極電介質層的步驟包括: 沉積一層高k電介質材料。
18.根據權利要求17所述的方法，其中所述形成柵極電極的步驟包括: 沉積一層包括金屬的導電材料。
【文檔編號】H01L21/28GK103872132SQ201310655295
【公開日】2014年6月18日 申請日期:2013年12月6日 優先權日:2012年12月7日
【發明者】權勇·林, 斯坦利·升澈·松, 阿米塔比·賈殷 申請人:德州儀器公司