半導體器件及其形成方法

半導體器件及其形成方法
【專利摘要】本發明涉及半導體器件及其形成方法。提供了一種形成半導體器件的方法。該方法包括提供一結構，該結構包括處理襯底、位于所述處理襯底的最上表面上方的掩埋氮化硼層、位于所述掩埋氮化硼層的最上表面上的掩埋氧化物層、以及位于所述掩埋氧化物層的最上表面上的頂部半導體層。接下來，將第一半導體襯墊、第二半導體襯墊和多條半導體納米線構圖到所述頂部半導體層中，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊。通過從每條半導體納米線下方去除所述掩埋氧化物層的一部分而使所述半導體納米線懸置，其中所述掩埋氮化硼層的最上表面的一部分暴露。接下來，形成全包圍柵場效應晶體管。
【專利說明】半導體器件及其形成方法
【背景技術】
[0001]本公開涉及基于半導體的電子器件,更具體地,涉及全包圍柵(gate-all around)半導體納米線場效應晶體管(FET)及其形成方法。
[0002]【背景技術】
[0003]在互補金屬氧化物半導體(CMOS)器件的發展中，諸如例如FinFET、三柵和全包圍柵半導體納米線場效應晶體管(FET)的非平面半導體器件的使用是下一步。對于獲得具有均勻電學特性的器件，將這種非平面半導體器件制造為在器件區域中具有最小變化是關鍵的。

【發明內容】

[0004]本公開提供了一種以如下方式使半導體納米線懸置的方法:其中，每條懸置的半導體納米線與襯底表面之間的垂直距離被很好地控制并且不依賴于半導體納米線的尺寸。在本公開中這是通過利用包括緊靠掩埋氧化物層且位于其下方的掩埋氮化硼層的襯底而實現的。該掩埋氮化硼層與傳統絕緣體上半導體(SOI)襯底的掩埋氧化物層相比更抗蝕刻。因此，可以實現每條懸置的半導體納米線的中央部分與襯底表面(即，掩埋氮化硼層的最上表面的一部分)之間的恒定垂直距離。
[0005]在本公開的一個方面中，提供了一種形成半導體器件的方法。本公開的該方法包括提供一結構，該結構自下而上包括處理襯底(handle substrate)、位于所述處理襯底的最上表面上方的掩埋氮化硼層、位于所述掩埋氮化硼層的最上表面上的掩埋氧化物層、以及位于所述掩埋氧化物層的最上表面上的頂部半導體層。接下來，將第一半導體襯墊(pad)、第二半導體襯墊和多條半導體納米線構圖(pattern)到所述頂部半導體層中，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊。通過從所述多條半導體納米線中的每條半導體納米線下方去除所述掩埋氧化物層的一部分而使每條半導體納米線懸置，其中所述掩埋氮化硼層的最上表面的一部分暴露。接下來，形成包括包圍每條半導體納米線的柵極電介質和柵極的全包圍柵場效應晶體管。
[0006]在本公開的另一方面中，提供了一種半導體器件。該半導體器件包括第一掩埋氧化物層部分和第二掩埋氧化物層部分，所述第一掩埋氧化物層部分和所述第二掩埋氧化物層部分中的每一者都位于掩埋氮化硼層的最上表面上，其中所述掩埋氮化硼層的所述最上表面的位于所述第一和第二掩埋氧化物層部分之間的部分暴露。所述器件還包括位于所述第一掩埋氧化物層部分的頂上的第一半導體襯墊、以及位于所述第二掩埋氧化物層部分的頂上的第二半導體襯墊。還存在多條半導體納米線，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊并且懸置在所述掩埋氮化硼層的所述最上表面的暴露部分上方。
【專利附圖】

【附圖說明】
[0007]圖1A是根據本公開實施例的示例性半導體結構的自頂向下視圖，該半導體結構自下而上包括處理襯底、掩埋氮化硼層、掩埋氧化物層和頂部半導體層。
[0008]圖1B是該示例性半導體結構的沿著圖1A中的平面A1-A2的垂直橫截面視圖。
[0009]圖2是根據本公開實施例的另一示例性半導體結構的垂直橫截面視圖，該半導體結構自下而上包括處理襯底、第一掩埋氧化物層、掩埋氮化硼層、第二掩埋氧化物層和頂部半導體層。
[0010]圖3是根據本公開實施例在形成多條半導體納米線之后的圖1的示例性半導體結構的自頂向下視圖。
[0011]圖4A是根據本公開實施例在形成多條懸置的半導體納米線之后的圖3的示例性半導體結構的自頂向下視圖。
[0012]圖4B是該示例性半導體結構的沿著圖4A中的平面A1-A2的垂直橫截面視圖。
[0013]圖5A是根據本公開實施例在對所述多條懸置的半導體納米線中的每一條懸置的半導體納米線進行減薄和整形(reshape)之后的圖4A的示例性半導體結構的自頂向下視圖。
[0014]圖5B是該示例性半導體結構的沿著圖5A中的平面A1-A2的垂直橫截面視圖。
[0015]圖6A是根據本公開實施例在形成全包圍柵FET之后的圖5A的示例性半導體結構的自頂向下視圖。
[0016]圖6B是該示例性半導體結構的沿著圖6A中的平面A1-A2的垂直橫截面視圖。
[0017]圖7A是根據本公開實施例在形成自對準的硅化物接觸之后的圖6A的示例性半導體結構的自頂向下視圖。
[0018]圖7B是該示例性半導體結構的沿著圖7A中的平面A1-A2的垂直橫截面視圖。
[0019]圖8A是根據本公開實施例在形成接觸層級(level)結構之后的圖7A的示例性半導體結構的自頂向下視圖。
[0020]圖8B是該示例性半導體結構的沿著圖8A中的平面A1-A2的垂直橫截面視圖。【具體實施方式】
[0021]現在將通過參考下面的討論和本公開的附圖更詳細地描述本公開，本公開提供了全包圍柵半導體納米線FET及其形成方法。注意，附圖是僅為了示例的目的而提供的并且未按比例繪制。
[0022]在下面的描述中，闡述了大量的特定細節，例如具體的結構、部件、材料、尺寸、處理步驟和技術，以示例本公開。然而，本領域普通技術人員將理解，本公開的各種實施例可以在沒有這些特定細節的情況下或者在具有其它特定細節的情況下實施。在其它情況下，未詳細描述公知的結構或處理步驟，以免使本公開的各種實施例模糊不清。
[0023]將理解，當諸如層、區域或襯底的要素被稱為在另一要素“上”或“之上”時，它可以直接在該另一要素上，或者也可以存在中間要素。相反，當一個要素被稱為“直接在”另一要素“上”或者“之上”時，不存在中間要素。還應當理解，當一個要素被稱為“連接”或“耦合”到另一個要素時，它可以被直接連接或耦合到該另一要素，或者可以存在中間要素。相反，當一個要素被稱為“被直接連接”或“被直接耦合”到另一要素時，不存在中間要素。當一個要素被稱為“直接接觸”另一元件或者“與”另一元件“直接接觸”時，不存在中間要素。
[0024]如上所述，提供了一種以如下方式使半導體納米線懸置的方法:其中，每條懸置的半導體納米線與襯底表面之間的垂直距離被很好地控制并且不依賴于半導體納米線的尺寸。在本公開中這是通過利用包括緊靠掩埋氧化物層且位于其下方的掩埋氮化硼層的襯底而實現的。該掩埋氮化硼層與傳統絕緣體上半導體(SOI)襯底的掩埋氧化物層相比更抗蝕亥IJ。因此，可以實現每條懸置的半導體納米線的中央部分與襯底表面(即，掩埋氮化硼層的最上表面的一部分)之間的恒定垂直距離。
[0025]首先參考圖1A-1B，示例出了能夠在本公開的一個實施例中采用的示例性半導體結構。圖1A-1B所示的示例性半導體結構自下而上包括處理襯底10、掩埋氮化硼層12、掩埋氧化物層14和頂部半導體層16。在本公開的此點，處理襯底10、掩埋氮化硼層12、掩埋氧化物層14和頂部半導體層16均為具有平面的最上表面的連續層。
[0026]該示例性半導體結構的處理襯底10具有兩個功能:(i)處理襯底10提供機械支撐，以及(ii)處理襯底10為冷卻(如果需要冷卻)提供低熱阻路徑。因此處理襯底10可以包括任何滿足上述條件的材料。在本公開的一個實施例中，處理襯底10包括第一半導體材料，該第一半導體材料可以選自但不限于娃、鍺、娃鍺合金、娃碳合金、娃鍺碳合金、砷化鎵、砷化銦、磷化銦、II1-V化合物半導體材料、I1-VI化合物半導體材料、有機半導體材料以及其它化合物半導體材料。在本公開的一些實施例中，處理襯底10的材料可以是單晶，即，夕卜延半導體材料。貫穿本公開使用的術語“單晶”表示這樣的材料:其中整個樣品的晶格是連續的，直到樣品的邊緣不中斷，沒有晶界。在一個例子中，處理襯底10可以是單晶硅材料。在一些實施例中，處理襯底10是包括例如電介質材料和/或導電材料的非半導體材料。
[0027]處理襯底10的全部或部分可以被摻雜以提供位于處理襯底10與緊接在處理襯底10上方的層(B卩，掩埋氮化硼層12或如圖2所示的另一掩埋氧化物層11)之間的界面下方的至少一個全局或局部導電區域(未示出)。處理襯底10的厚度可以為50微米-1mm，但也可以采用更小和更大的厚度。
[0028]在本公開的該實施例中，掩埋氮化硼層12位于處理襯底10的暴露的最上表面上。貫穿本公開中使用的術語“氮化硼”表示具有化學式BN的化學化合物。在一些實施例中，氮化硼層12中硼與氮的比為I加或減10%。在本公開的其它實施例中，氮化硼由相等數目的硼原子和氮原子構成。BN與具有類似結構的碳晶格是等電子的，因此其可以以各種形式存在。在本公開的一個實施例中，可以采用非晶氮化硼(a-BN)作為掩埋氮化硼層12。在另一實施例中，可以采用非晶氫化的氮化硼作為氮化硼層12。在本公開的另一個實施例中，掩埋氮化硼層12包括六角形式的氮化硼。在本公開的另一個實施例中，掩埋氮化硼層12包括立方形式的氮化硼。
[0029]在本公開中采用的掩埋氮化硼層12具有可以小于7.0的介電常數。在本公開的一個實施例中，掩埋氮化硼層12具有4.0到5.5的介電常數。該掩埋氮化硼層12的厚度可以為10nm-200nm,但也可以采用更小和更大的厚度。
[0030]在本公開中采用的掩埋氮化硼層12對濕法蝕刻具有良好選擇性。在本公開的一個實施例中，掩埋氮化硼層12在100:1稀釋的氫氟酸(DHF)蝕刻劑(在室溫下)中與熱氧化物相比具有25-65的蝕刻選擇性。應當注意該比率可以根據所采用的氧化物和氮化硼的類型變化。在本公開的另一實施例中，掩埋氮化硼層12在熱(180°C)磷酸中與氮化硅相比具有4.4到6.8的蝕刻選擇性。前述比率也可以變化。
[0031]在本公開中采用的掩埋氮化硼層12對干法蝕刻也具有良好選擇性。在一些實施例中，掩埋氮化硼層12具有良好的抗等離子體性。“良好的抗等離子體性”是指材料可以耐受等離子體轟擊而沒有顯著的材料損耗。在本公開的一些實施例中，可以通過優化相關聯的反應離子蝕刻工藝，調制掩埋氮化硼層12以實現與其它電介質(例如，二氧化硅或氮化硅)的蝕刻速率相比低得多的蝕刻速率。
[0032]在圖1A-1B中所示例的實施例中，掩埋氧化物層14位于掩埋氮化硼層12的最上表面上。掩埋氧化物層14是由半導體氧化物構成的絕緣體層。在本公開的一個實施例中，掩埋氧化物層14由二氧化硅構成。掩埋氧化物層14的厚度可以為2nm-200nm，但也可以采用更小和更大的厚度。
[0033]圖1A-1B中所示的示例性結構的頂部半導體層16包括半導體材料，該半導體材料可以選自但不限于硅、鍺、硅鍺合金、硅碳合金、硅鍺碳合金、砷化鎵、砷化銦、磷化銦、II1-V化合物半導體材料、I1-VI化合物半導體材料、有機半導體材料以及其它化合物半導體材料。在本公開的一些實施例中，頂部半導體層16的半導體材料可以是單晶半導體材料。在一個例子中，頂部半導體層16的半導體材料可以是單晶硅材料。在一個實施例中，頂部半導體層16的半導體材料可以由與處理襯底10的半導體材料相同的半導體材料構成。在另一個實施例中，頂部半導體層16的半導體材料可以由與處理襯底10的半導體材料不同的半導體材料構成。在一個實施例中，頂部半導體層16的厚度可以為4nm-200nm。
[0034]在其中頂部半導體層16具有在上述范圍之外的厚度的一些實施例中，頂部半導體層16可以通過平面化、研磨、濕法蝕刻、干法蝕刻、氧化后進行氧化物蝕刻、或者這些方法的任何組合而被減薄到期望厚度。減薄頂部半導體層16的一種方法是通過熱干法或濕法氧化工藝氧化諸如硅的半導體材料，然后使用氫氟(HF)酸混合物濕法蝕刻諸如二氧化硅的半導體氧化物層。可以重復該過程以實現頂部半導體層16的期望厚度。
[0035]頂部半導體層16的全部或部分可以被摻雜以提供至少一個全局或局部導電區域(未示出)。可以為器件性能優化頂部半導體層16的摻雜區域中的摻雜劑濃度。
[0036]圖1A-1B中所示的示例性半導體結構可以通過利用任何公知的晶片接合技術形成。在一個實施例中，可以將包括頂部半導體層16和掩埋氧化物層14的第一晶片接合到包括處理襯底10和掩埋氮化硼層12的第二晶片。其它接合方案也是可能的，只要所選的接合方法提供本公開的圖1A-1B中所示的示例性半導體結構。
[0037]盡管選擇了接合方案，但是掩埋氮化硼層12可以通過沉積形成，所述沉積包括但不限于CVD、PECVD、原子層沉積(ALD)和等離子體增強原子層沉積(PE_ALD)。在本公開的一些實施例中，掩埋氮化硼層12可以由單一氮化硼前體(precursor)沉積。在本公開的一些實施例中，掩埋氮化硼層12可以由多種氮化硼前體沉積。可以采用的氮化硼前體的示例性實例包括但不限于:乙硼烷和氨氣和/或氮氣(B2H6+NH3/N2)、三烷基胺硼烷(諸如例如三乙基胺硼烷)和氨氣和/或氮氣、以及環硼氮烷((BN)3(NH3)=B3N3H6)與可選的N2或NH3。
[0038]現在參考圖2，圖2示例出了可以在本公開中采用的另一示例性半導體結構。除了在處理襯底10與掩埋氮化硼層12之間設置另一掩埋氧化物層之外，圖2所示的示例性結構與圖1A-1B所示的示例性半導體結構相似。具體地，圖2所示的示例性半導體結構自下而上包括處理襯底10、第一掩埋氧化物層11、掩埋氮化硼層12、第二掩埋氧化物層14’和頂部半導體層16。
[0039]在該示例性半導體結構中，處理襯底10、掩埋氮化硼層12和頂部半導體層16與上文中結合本公開的圖1A-1B中所示例的示例性半導體結構描述的那些相同。此外，第二掩埋氧化物層14’等效于上文中結合本公開的圖1A-1B中所示例的示例性半導體結構描述的掩埋氧化物層14。
[0040]位于處理襯底10和掩埋氮化硼層12之間的第一掩埋氧化物層11是由半導體氧化物構成的絕緣體層。在本公開的一個實施例中，第一掩埋氧化物層11的半導體氧化物與第二掩埋氧化物層14’的半導體氧化物相同。在本公開的另一個實施例中，第一掩埋氧化物層11的半導體氧化物與第二掩埋氧化物層14’的半導體氧化物不同。在本公開的一個實施例中，第一掩埋氧化物層11由二氧化硅構成。在本公開的一些實施例中，所述第一掩埋氧化物層11的厚度可以為2nm-50nm。
[0041]圖2所示的示例性半導體結構可以通過利用使用能夠提供本公開的圖2中所示的示例性半導體結構的任何接合方案的任何公知晶片接合技術形成。
[0042]現在參考圖3，其示例出在形成多條半導體納米線18之后的圖1A-1B的示例性半導體結構，所述多條納米線18以梯子狀結構排列。盡管下文的描述使用圖1A-1B所示的示例性半導體結構進行描述和說明，但是可以使用圖2所示的示例性半導體結構進行相同的處理步驟，同時實現相同的結果。
[0043]所形成的每條半導體納米線18具有連接到第一半導體襯墊區20A的端段(endsegment)和連接到第二半導體襯墊區20B的端段。在本公開的此點，每條半導體納米線的最下表面被“釘扎(pin)”到掩埋氧化物層14的最上表面。“釘扎”的意思是每條半導體納米線18的最下表面仍與掩埋氧化物層14的最上表面直接物理接觸。半導體納米線18、第一半導體襯墊區20A和第二半導體襯墊區20B由與頂部半導體層16相同的半導體材料構成。
[0044]圖3所示的結構可以通過利用光刻并且之后進行蝕刻(諸如，例如反應離子蝕刻(RIE))來對頂部半導體層16構圖而形成。在進行光刻步驟之前，可以可選地利用本領域技術人員公知的常規技術在頂部半導體層16上形成硬掩膜材料(未示出)。例如，化學氣相沉積、等離子體增強的化學氣相沉積或熱生長可以用于形成所述硬掩膜材料。在一個實施例中，可以采用的硬掩膜材料包括但不限于氧化物、氮化物和/或氧氮化物。
[0045]光刻步驟可以包括在頂部半導體層16上方形成光致抗蝕劑、將光致抗蝕劑暴露于期望圖案的輻射、并且然后利用常規抗蝕劑顯影劑顯影曝光的光致抗蝕劑或未曝光的光致抗蝕劑。在本公開中采用的蝕刻工藝是選擇性的，因此其優先去除頂部半導體層16的暴露部分而不是下方的掩埋氧化物層14。如果存在硬掩膜，則可以使用單獨的蝕刻或者與去除頂部半導體層16的暴露部分時使用的蝕刻相同的蝕刻。在蝕刻之后，硬掩膜可以被稱為構圖的硬掩膜。在一些實施例中，可以采用利用溴化氫(HBr)的反應離子蝕刻。典型，但不必總是，(通過光刻和蝕刻)首先形成包括頂部半導體層的一部分以及可選地包括構圖的掩膜的厚片(slab)，并且使用第二系列的光刻和蝕刻將該厚片構圖成圖3所示的結構。
[0046]在本公開的此點，每條半導體納米線18的暴露的表面(典型地是側壁表面，以及可選地，最上表面)具有第一粗糙度。該粗糙度不是期望的特征，并且在大多數情況下應當被最小化。蝕刻工藝和抗蝕劑的線邊緣粗糙度典型地是側壁粗糙度的主要貢獻因素。在一個實施例中，以均方根粗糙度表示的每條半導體納米線18的暴露表面的第一粗糙度為
0.5nm到5nm。在另一個實施例中，以均方根粗糙度表示的每條半導體納米線18的暴露表面的第一粗糙度為0.7nm到2.0nm。
[0047]在用于緊湊間距器件的本公開的一個實施例中，間距(P)，即從一條半導體納米線的中間部分到其最近鄰的半導體納米線的中間部分的距離，為5nm到70nm。在用于緊湊間距器件的本公開的另一個實施例中，所述間距(P)為20nm到40nm。在本公開中可以獲得大于上面提供的范圍的其它間距。在一些實施例中，每條半導體納米線18之間的間距是恒定的。在另一實施例中，每條半導體納米線18之間的間距可以變化。
[0048]在本公開的此點形成的每條半導體納米線18的寬度(此處其可以稱為第一寬度)可以根據制造該半導體納米線18時使用的工藝條件而變化。在一個實施例中，每條半導體納米線18的第一寬度為3nm-50nm。在另一個實施例中，每條半導體納米線18的第一寬度為 5nm_22nm0
[0049]現在參考圖4A-4B，示例出在形成多條懸置的卿，未釘扎的)半導體納米線18’之后的圖3的示例性半導體結構。貫穿本公開使用的術語“懸置的”表示每條半導體納米線18被從掩埋氧化物層14釋放以提供由從第一半導體襯墊區20A跨至第二半導體襯墊區20B的半導體納米線18’構成的橋，其中每條懸置的半導體納米線18’的最下表面未被掩埋氧化物層14的最上表面釘扎(即，不與掩埋氧化物層14的最上表面直接物理接觸)。如圖中所示，在使半導體納米線懸置之后，第一半導體襯墊20A位于第一掩埋氧化物層部分14L的頂上，并且第二半導體襯墊20B位于第二掩埋氧化物層部分14R的頂上。
[0050]通過使位于每條半導體納米線18下方的掩埋氧化物層14的部分凹陷，進行被釘扎到掩埋氧化物層14的最上表面的所述多條半導體納米線18的懸置。在圖4B中，附圖標記22表示所形成的凹陷區域。在本公開的一些實施例中，如果存在構圖的硬掩膜，則可以在本公開的該步驟期間去除該硬掩膜。在另一實施例中，如果存在構圖的硬掩膜，則可以在懸置處理之后或之前利用選擇性去除構圖的硬掩膜的單獨的蝕刻去除所述構圖的硬掩膜。
[0051]在本公開的一些實施例中，可以利用各向同性蝕刻工藝去除掩埋氧化物層14的位于每條半導體納米線18下方的部分。該蝕刻的側向分量(lateral component)在每條半導體納米線18下方底切(undercut)。然而，該蝕刻并不從掩埋氧化物層14的最上表面釋放第一半導體襯墊區20A和第二半導體襯墊區20B。相反，第一半導體襯墊區20A和第二半導體襯墊區20B仍分別附著于剩余的第一和第二掩埋氧化物層部分14L和14R。在本公開的一個實施例中，例如可以使用稀釋的氫氟酸(DHF)進行各向同性蝕刻。“稀釋的氫氟酸”是指HF與水H2O混合以實現該酸的較低濃度(稀釋)。在一個實施例中，100:1的DHF在室溫下每分鐘蝕刻約2-3nm的掩埋氧化物層。在另一個實施例中，不是使用DHF蝕刻，而是也可以通過執行能夠在惰性氣體或氫氣中進行的退火來獲得半導體納米線18的懸置。
[0052]根據本公開，對在使每條半導體納米線懸置時使用的蝕刻有抗性的下面的掩埋氮化硼層12用作垂直蝕刻停止層。使用實際凹陷蝕刻持續時間以釋放半導體納米線，在本公開中能夠實現的最大凹陷深度(1_將正好等于原始掩埋氧化物層14的厚度，而不管每條半導體納米線的寬度如何。
[0053]現在參考圖5A-5B，示例出在對每條懸置的半導體納米線18’進行減薄和整形之后的圖4A-B的示例性半導體結構。根據本公開，可以使用退火工藝來對懸置的納米線18’進行減薄和整形。減薄且整形后的半導體納米線(下文中稱為半導體納米線體)現在在本公開的圖中被標記為部件24。在退火工藝期間，圖4A-4B中所示的示例性結構在一溫度、壓力下與惰性氣體或氫氣接觸足夠長的持續時間以使得諸如Si的半導體原子從懸置的納米線18’遷移到第一和第二半導體襯墊(20A，20B)中。術語“惰性氣體”是指不與半導體原子(即，Si)反應的氣體。所使用的示例性氣體包括但不限于氙(Xe)、氦(He)、氫及其混合物。惰性氣體中氧氣(O2)或水(H2O)的含量典型地極小并且可以通過使用氣體凈化器而進一步減少(減小到十億分率的水平)。盡管O2或H2O的存在通常被視為不期望的，但是實際上這提供了控制半導體原子的重新分布的速率的途徑。該速率由與晶片接觸的惰性氣體的總壓力控制。另外，惰性氣體和O2之間的氣相反應可以影響半導體原子的重新分布速率。
[0054]在一個實施例中，用于對懸置的半導體納米線18’進行減薄和整形的退火包括氫氣(H2)退火。盡管現在描述和示例TH2退火，但是可以以類似的方式使用其它惰性氣體。在一些實施例中，并且在4退火之前不久，從懸置的半導體納米線18’以及第一和第二半導體襯墊20A、20B的側壁蝕刻掉任何天然(native)氧化物。
[0055]H2中的退火有幾個目的:見例如，美國專利N0.7，884，004，其全部內容通過引用的方式并入本申請中。首先，H2退火幫助平滑每條懸置的半導體納米線18’的側壁。其次，H2退火使每條懸置的半導體納米線18’以及第一和第二半導體襯墊20A、20B的側壁與晶面重新對準。晶面是用于解釋從晶體的衍射的數學/物理概念。在例如Ashcroft和Mermin的Solid State Physics的第4章(1976)中描述了晶面,該第4章的內容通過引用的方式并入本申請中。第三，H2退火將每條懸置的半導體納米線的橫截面從矩形橫截面(如圖4A中所示)整形為更圓柱形的橫截面。第四，H2退火減薄了懸置的半導體納米線體(通過使懸置的半導體納米線體中的半導體原子重新分布到襯墊，即，諸如Si的半導體原子在H2退火期間從納米線遷移到襯墊)。結果，在H2退火后，半導體納米線24將比襯墊20A、20B薄。
[0056]根據一個示例性實施例，在600攝氏度(°C)到1100°C下以30乇到1000乇的氣壓進行惰性氣體退火，持續約I分鐘到約120分鐘的時間。通常，半導體原子重新分布的速率隨著溫度升高而提高并且隨著壓力增大而降低。如上文所強調的，不使用DHF蝕刻，也可以在退火期間獲得半導體納米線的懸置，這是因為半導體納米線的橫截面的整形以及半導體原子向第一和第二半導體襯墊的遷移導致半導體納米線從掩埋氧化物層釋放/分離。
[0057]半導體原子的重新分布/遷移實現了用于減薄納米線的選擇性無掩模工藝。通過具有連接的襯墊，來自納米線的高度彎曲的表面的半導體原子遷移到平坦的襯墊，所述平坦的襯墊用作半導體原子的吸收物(sink)。
[0058]在本公開的此點，半導體納米線體24的減薄的且整形后的表面具有小于第一粗糙度和第二粗糙度。在一個實施例中，以均方根粗糙度表示的每條半導體納米線體24的暴露表面的第二粗糙度小于0.5nm。在另一個實施例中，以均方根粗糙度表的每條半導體納米線體24的暴露表面的第二粗糙度小于0.7nm。一個半導體納米線體到其最近鄰的半導體納米線體的間距保持在上面針對半導體納米線18提及的范圍內。
[0059]在一些實施例中，受到上述退火的每個半導體納米線體24可以進一步被減薄以用于另外的臨界尺寸減小。該進一步減薄步驟可以通過首先對整個半導體納米線體24進行高溫(高于700°C)氧化以生長熱氧化物層來進行，或者可以通過濕法工藝生長化學氧化物層。然后蝕刻掉所述氧化物層。可以對每一個半導體納米線體24的整體重復所述氧化和蝕刻，以向每個半導體納米線體24提供期望的臨界尺寸。
[0060]由于下面的掩埋氮化硼層12的存在，即使在進行了進一步的蝕刻工藝之后，每個半導體納米線體24的中心部分到襯底表面(即，掩埋氮化硼層12的暴露部分的最上表面)的垂直距離Vdl仍保持恒定。半導體納米線體的“中心部分”可以定義為半導體納米線體內的這樣的區域:該區域與半導體納米線的最上表面的距離等于與半導體納米線體的最下表面的距離。在一些實施例中，Vdl等于掩埋氧化物層14的原始厚度加上從最下表面向上去除的懸置的半導體納米線18’的厚度的一半。典型地，Vdl在從3nm到50nm的范圍內，其中從5nm到25nm的范圍更典型。
[0061]現在參考圖6A-B，示例出根據本公開實施例在形成全包圍柵FET之后的圖5A-5B的示例性半導體結構。全包圍柵FET的形成包括在半導體納米線體24以及第一和第二半導體襯墊20A、20B中的每一者上形成柵極電介質26。柵極電介質26也將形成在掩埋氮化硼層12的暴露的最上表面上。形成在掩埋氮化硼層12的暴露的最上表面上的柵極電介質26在此處可以稱為柵極電介質層部分。柵極電介質26可以包括但不限于二氧化硅(Si02)、氧氮化硅(SiON)、氧化鉿(HfO2)或(一種或多種)任何其它適當的高k電介質。“高k電介質”表示介電常數大于二氧化硅的介電常數的電介質金屬氧化物。可以使用例如化學氣相沉積(CVD)、原子層沉積(ALD)或在SiO2和SiON的情況下的氧化退火，將柵極電介質26沉積在第一和第二半導體襯墊20A、20B之上并且圍繞每個半導體納米線體24。
[0062]然后將柵極導體毯式(blanket)沉積在襯底之上并且通過光刻和蝕刻對其進行構圖以形成柵極28。作為一個例子，為了制造多晶Si柵極，首先在器件之上毯式沉積多晶Si膜。使用光刻和選擇性RIE (例如,基于溴化氫(HBr)的化學)，多晶Si膜相對于柵極電介質26被選擇性蝕刻(除了在其被柵極蓋層30阻擋的地方)。RIE工藝典型地包括兩個階段。在第一階段中，蝕刻是定向的(各向異性的)以獲得用于柵極線的直的輪廓。在第二階段中，使蝕刻各向同性(例如，通過減小RIE偏置)并且在側面將柵極線削減足夠的量以清除柵極28外的區域中的納米線體下方的柵極材料。
[0063]如圖6B所示，柵極28包圍每個半導體納米線體24。從圖6A中可以清楚地看出，柵極電介質26也包圍半導體納米線體24。可以包括任何硬掩膜材料(諸如例如二氧化硅、氮化硅或氧氮化硅)的柵極蓋層30被示為位于柵極28之上(該柵極從該透視圖不可見，因為其被柵極蓋層遮住)。柵極蓋層30形成為毯式層沉積，并且然后其在對柵極28構圖的步驟中被構圖。
[0064]圖6A-6B還示例出了隔離物(spacer )32的存在，所述隔離物32存在于柵極29的側壁表面上并且在柵極電介質26的最上表面部分上。可以在本公開中采用的隔離物32包括絕緣氮化物、氧化物、氧氮化物或其多層。隔離物32通過沉積和蝕刻形成。隔離物材料可以保留在半導體納米線體的非柵控部分下方。如圖6A中所示，隔離物32形成在柵極28的相反側上。
[0065]在本公開的此點，源極/漏極區可以通過半導體材料的選擇性外延形成。具體地，源極/漏極區的形成包括:剝離柵極電介質的暴露部分，并且使用選擇性外延來加厚半導體納米線體24的未被柵極/隔離物覆蓋的部分以及第一和第二半導體襯墊20A和20B。該外延可以將納米線合并到半導體材料的連續塊中。所得到的外延層34可以是Si或諸如SiGe的Si合金。生長方法可以包括超高真空化學氣相沉積(UHV-CVD)、快速熱化學氣相沉積(RT-CVD)和ALD。典型的Si前體包括但不限于二氯甲硅烷(SiH2Cl2)、甲硅烷(SiH4)與鹽酸(HCl)的混合物、四氯化硅(SiCl4)和用于SiGe生長的鍺烷(GeH4)。在半導體的沉積僅發生在半導體表面之上而不發生在諸如氧化物、氮化硅或氮化硼的電介質表面之上的意義上來說，所述生長是選擇性的。盡管選擇性Si外延典型地需要約800°C的生長溫度，但通過向外延膜添加Ge，使用較低的生長溫度時保持選擇性是可能的。對于純Ge生長，生長溫度可以低至300°C。SiGe的低溫生長在極薄的納米線的情況下作為防止凝聚的方式是有用的。
[0066]然后使用自對準的離子注入來對源極區和漏極區進行摻雜。對于η型摻雜，磷(P)和砷(As)是最常用的,而對于ρ型摻雜,硼(B)和銦(In)是典型的。使用快速熱退火來激活摻雜劑以及退火去除注入損傷。在該工藝的此處，器件的不同區域變為明顯。即，半導體納米線體24的被柵極28包圍的部分變為器件的溝道區，并且第一和第二半導體襯墊20Α和20Β以及半導體納米線24的與所述襯墊相鄰的從柵極延伸出來的暴露(例如通過外延合并)的部分變為器件的源極和漏極區。
[0067]現在參考圖7Α-7Β，示例出了根據本公開的實施例在形成自對準的硅化物接觸之后的圖6Α-6Β的結構。具體地，自對準的硅化物接觸38形成在源極和漏極區之上(如果使用多晶-Si柵極，還形成在柵極之上)。更具體地，諸如鎳(Ni)、鉬(Pt)、鈷(Co)和/或鈦(Ti)的金屬被毯式沉積在器件之上。包括所述金屬的結構被退火以允許所述金屬與源極、漏極和柵極區域之上的暴露的半導體材料反應。非半導體表面上的金屬(例如，隔離物32上的金屬)保持不反應。然后使用選擇性蝕刻來去除未反應的金屬，留下位于源極表面、漏極表面和柵極表面之上的硅化物接觸38。作為一個例子，在使用Ni的情況下，電阻率較低的硅化物相是硅-鎳(NiSi )。NiSi相在約420°C的退火溫度下形成，并且用來去除未反應金屬的蝕刻化學可以是在65°C下過氧化氫:硫酸(H2O2 = H2SO4) 10:1持續10分鐘。
[0068]現在參考圖8A-8B，示出了在形成接觸層級結構40之后的圖7A-7B的結構。如圖所示，接觸層級結構40包括電介質材料42和金屬填充的過孔44。接觸層級結構40可以通過首先在圖7A-7B所示的結構上沉積電介質材料的毯式層形成。所述電介質材料42可以是例如氧化硅、未摻雜或摻雜的硅酸鹽玻璃、或包含S1、C、O和H原子的摻C的氧化物。電介質材料的毯式層可以利用諸如例如旋涂、化學氣相沉積或等離子體增強的化學氣相沉積的沉積工藝形成。接下來，通過光刻和蝕刻在電介質材料的毯式層中形成過孔開口。該蝕刻步驟暴露硅化物接觸38的最上表面的位于源極/漏極區之上的部分。然后在每一個所述過孔開口中形成諸如例如W、Cu、Al或其合金的導電金屬，形成金屬填充的過孔44。可以使用例如鍍敷或濺射的任何已知的沉積工藝來用金屬填充每一個過孔開口。可以使用諸如例如化學機械平面化的平面化工藝來形成圖8A-8B中所示的平面結構。
[0069]上述處理提供了一種半導體器件，該半導體器件包括各自都位于掩埋氮化硼層12的最上表面上的第一掩埋氧化物層部分14L和第二掩埋氧化物層部分14R，其中掩埋氮化硼層12的最上表面的位于第一和第二掩埋氧化物層部分(14L，14R)之間的部分暴露。掩埋氮化硼層12保持為連續的層，并且掩埋氮化硼層12的整體的最上表面保持為平面的。所述器件還包括位于第一掩埋氧化物層部分14L的頂上的第一半導體襯墊20A、以及位于第二掩埋氧化物層部分14R的頂上的第二半導體襯墊20B。還存在以梯子狀構造連接第一半導體襯墊20A和第二半導體襯墊20B并且懸置在掩埋氮化硼層12的最上表面的暴露部分上方的多條半導體納米線(即，半導體本體24)。
[0070]所述半導體器件也可以包括包圍每條半導體納米線(S卩，半導體本體24)的場效應晶體管的柵極28。所述場效應晶體管還可以包括包圍每條半導體納米線(即，半導體本體24)并且位于柵極28與半導體納米線的表面之間的柵極電介質26。
[0071]在每條半導體納米線的中心(B卩，中心部分)與掩埋氮化硼層12的暴露部分的最上表面之間存在垂直距離Vdl。無論所采用的不同蝕刻工藝的數目還是所形成的每條半導體納米線的尺寸如何，該垂直距離都保持恒定。根據本公開，每條半導體納米線的中心部分與每條半導體納米線下方的最上表面之間的垂直距離不大于每條半導體納米線的中心部分與氮化硼層的最上表面之間的垂直距離。
[0072]盡管關于本公開的各種實施例具體示出和描述了本公開，但是本領域技術人員將理解，在不脫離本公開的精神和范圍的情況下可以做出前述和其它形式和細節上的變化。因此本公開旨在不限于所描述和示例的確切形式和細節，而是落入所附權利要求的范圍內。
【權利要求】
1.一種形成半導體器件的方法，包括: 提供一結構，該結構自下而上包括處理襯底、位于所述處理襯底的最上表面上方的掩埋氮化硼層、位于所述掩埋氮化硼層的最上表面上的掩埋氧化物層、以及位于所述掩埋氧化物層的最上表面上的頂部半導體層； 將第一半導體襯墊、第二半導體襯墊和多條半導體納米線構圖到所述頂部半導體層中，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊； 通過從所述多條半導體納米線中的每條半導體納米線下方去除所述掩埋氧化物層的一部分而使每條半導體納米線懸置，其中所述掩埋氮化硼層的最上表面的一部分暴露；以及 形成包括包圍每條半導體納米線的柵極電介質和柵極的全包圍柵場效應晶體管。
2.權利要求1所述的方法，其中，所述掩埋氮化硼層與所述處理襯底的所述最上表面直接接觸。
3.權利要求1所述的方法，其中，所述結構還包括另一掩埋氧化物層，所述另一掩埋氧化物層位于所述掩埋氮化硼層與所述處理襯底的所述最上表面之間。
4.權利要求1所述的方法，還包括:在所述懸置之后并且在所述形成全包圍柵場效應晶體管之前對每條所述半導體納米線進行減薄和整形。
5.權利要求4所述的方法，其中，所述減薄和整形包括在惰性氣體中退火。
6.權利要求4所述的方法，其中，所述減薄和整形包括在氫氣中退火。
7.權利要求6所述`的方法，其中，所述退火在30乇到1000乇的壓力下并且在600°C到1100°c的溫度下進行。
8.權利要求1所述的方法，其中，所述頂部半導體層包括硅。
9.權利要求1所述的方法，其中，每條半導體納米線的中心部分與所述掩埋氮化硼層的暴露部分的所述最上表面之間的垂直距離是恒定的。
10.權利要求1所述的方法，其中，所述懸置包括各向同性蝕刻。
11.權利要求10所述的方法，其中，所述各向同性蝕刻包括與稀釋的氫氟酸(DHF)接觸。
12.權利要求1所述的方法，其中，所述懸置步驟實質上由在惰性氣體或氫氣中進行退火構成。
13.—種半導體器件,包括: 第一掩埋氧化物層部分和第二掩埋氧化物層部分，所述第一掩埋氧化物層部分和所述第二掩埋氧化物層部分中的每一者都位于掩埋氮化硼層的最上表面上，其中所述掩埋氮化硼層的所述最上表面的位于所述第一和第二掩埋氧化物層部分之間的部分暴露； 位于所述第一掩埋氧化物層部分的頂上的第一半導體襯墊； 位于所述第二掩埋氧化物層部分的頂上的第二半導體襯墊；以及 多條半導體納米線，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊并且懸置在所述掩埋氮化硼層的所述最上表面的所述暴露部分上方。
14.權利要求13所述的半導體器件，還包括:包圍每條半導體納米線的場效應晶體管的柵極。
15.權利要求14所述的半導體器件，其中，所述場效應晶體管還包括包圍每條半導體納米線并且位于所述柵極與所述半導體納米線的表面之間的柵極電介質。
16.權利要求13所述的半導體器件，其中，每條半導體納米線的中心部分與所述掩埋氮化硼層的暴露部分的所述最上表面之間的垂直距離是恒定的。
17.權利要求13所述的半導體器件，其中，每條半導體納米線的中心部分與位于每條半導體納米線下方的所述最上表面之間的垂直距離不大于每條半導體納米線的所述中心部分與所述氮化硼層的所述最上表面之間的垂直距離。
18.權利要求13所述的半導體器件，其中，所述第一半導體襯墊、所述第二半導體襯墊和所述半導體納米線均由硅構成。
19.權利要求13所述的半導體器件，其中，所述掩埋氮化硼層的最下表面與所述處理襯底的最上表面直接接觸。
20.權利要求13所述的半導體器件，其中，所述掩埋氮化硼層的最下表面與另一掩埋氧化物層的最上表面直接接觸。
21.權利要求20所述的半導體器件，其中，所述另一掩埋氧化物層是連續的并且位于處理襯底的最上表面上。
22.權利要求13所述的半導體器件，其中，所述掩埋氮化硼層是連續的并且具有跨過整個所述半導體器件的平面最上表面。
23.權利要求13所述的半導體器件，其中，所述掩埋氮化硼層包括非晶氮化硼或非晶氫化氮化硼。
24.權利要求13所述的半導體器件，其中，所述掩埋氮化硼層包括六角氮化硼或立方氮化硼。`
25.權利要求13所述的半導體器件，其中，在所述掩埋氮化硼層的暴露的最上表面上存在柵極電介質層部分。
【文檔編號】H01L29/06GK103871894SQ201310626171
【公開日】2014年6月18日 申請日期:2013年11月28日 優先權日:2012年12月18日
【發明者】G·科恩, M·A·古羅恩, A·格里爾, L·希 申請人:國際商業機器公司