具有相同鰭型場效晶體管柵極高度的結(jié)構(gòu)及其形成方法

具有相同鰭型場效晶體管柵極高度的結(jié)構(gòu)及其形成方法
【專利摘要】本發(fā)明提供了一種用于制造多個鰭型FET半導體器件的方法，該方法包括：提供由半導體基板蝕刻成并由氧化物層和氮化物層覆蓋的多個鰭，氧化物層設(shè)置在多個鰭和氮化物層之間；去除多個鰭的一部分以形成開口；以及在開口的側(cè)壁上形成電介質(zhì)間隔壁。該方法還可包括用填充材料填充開口，其中填充材料的頂表面與氮化物層的頂表面實質(zhì)上齊平；去除氮化物層以在多個鰭和填充材料之間形成間隙，其中填充材料具有在間隙之上延伸的凹形幾何形狀；以及去除凹形幾何形狀且使多個鰭和填充材料之間的間隙加大。
【專利說明】具有相同鰭型場效晶體管柵極高度的結(jié)構(gòu)及其形成方法【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及集成電路，特別是柵極高度相同的多個鰭型FET半導體器件?！颈尘凹夹g(shù)】
[0002]對于優(yōu)化性能來講，希望半導體器件結(jié)構(gòu)的尺寸一致性希望用于優(yōu)化的功能性。尺寸的變化可能影響半導體器件的制造且最終影響到半導體器件的可靠性，例如，鰭型FET器件(finFET devices).通常用于制造鰭型FET器件的工藝流程可能產(chǎn)生柵極高度上的很大變化。由于芯片上的圖案密度的變化，柵極高度可在單一芯片內(nèi)變化很大。高圖案密度的區(qū)域可包括多個鰭，而低圖案密度的區(qū)域可包括一個或兩個鰭。通常，低圖案密度的區(qū)域中測得的柵極高度可能低于高圖案密度的區(qū)域中測得的柵極高度。
[0003]通常，先柵極工藝流程可包括在基板中形成鰭，沉積包括高k電介質(zhì)和一個或多個柵極金屬的柵極堆疊，并且最終蝕刻最后的柵極結(jié)構(gòu)。作為選擇，置換柵極(RG)工藝流程可包括利用虛設(shè)柵極堆疊。虛設(shè)柵極堆疊的柵極堆疊的厚度可在高圖案密度區(qū)和低圖案密度區(qū)之間變化。本領(lǐng)域的技術(shù)人員應(yīng)理解，有源區(qū)域可包括可形成一個或多個半導體器件的芯片的區(qū)域，而無源區(qū)域可包括沒有半導體器件的芯片的區(qū)域。此外，有源區(qū)域比沒有鰭的非有源區(qū)域具有更高的圖案密度(例如，更多的鰭)。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個實施例，提供一種方法。該方法可包括:提供由半導體基板的蝕刻成以及由氧化物層和氮化物層覆蓋的多個鰭，氧化物層設(shè)置在多個鰭和氮化物層之間，去除多個鰭的一部分以形成開口，在開口的側(cè)壁上形成電介質(zhì)間隔壁。該方法還把包括用填充材料填充開口。該方法還可包括用填充材料填充開口，其中填充材料的頂表面與氮化物層的頂表面實質(zhì)上齊平，去除氮化物層以在多個鰭和填充材料之間形成間隙，其中填充材料具有在間隙之上延伸的凹形幾何形狀，并且去除凹形幾何形狀且使多個鰭和填充材料之間的間隙加大。
[0005]根據(jù)另一個示范性實施例，提供一種結(jié)構(gòu)。該結(jié)構(gòu)可包括自半導體基板蝕刻出的第一多個鰭和第二多個鰭、以及設(shè)置在半導體基板的上面以及第一多個鰭和第二多個鰭之間的填充材料，其中填充材料不接觸第一多個鰭或第二多個鰭。
【專利附圖】

【附圖說明】
[0006]結(jié)合附圖將更好理解下文以示例的方式給出的但并不用來限制本發(fā)明僅僅如此的詳細描述，附圖中:
[0007]圖1示出了根據(jù)示范性實施例的鰭型FET器件在其制造的中間步驟上的截面圖。
[0008]圖2示出了根據(jù)示范性實施例去除鰭以形成芯片的無源區(qū)域。
[0009]圖3示出了根據(jù)示范性實施例形成一對電介質(zhì)間隔壁。
[0010]圖4示出了根據(jù)示范性實施例沉積填充材料。[0011]圖5示出了根據(jù)示范性實施例去除氮化物層。
[0012]圖6示出了根據(jù)示范性實施例的第一蝕刻技術(shù)，用于去除填充材料中形成的凹形特征，與從鰭的頂部去除氮化物層和去除氧化物層一致。
[0013]圖7示出了根據(jù)示范性實施例的第二蝕刻技術(shù)，用于去除任何的殘留氧化物層。
[0014]圖8示出了根據(jù)示范性實施例形成柵極。
[0015]圖9示出了根據(jù)示范性實施例變化圖案密度對覆蓋柵極材料的平面性的影響。
[0016]附圖不必按比例。附圖僅為示意性表示，不意味著描繪本發(fā)明的具體參數(shù)。附圖旨在僅描繪本發(fā)明的典型實施例。在附圖中，相同的附圖標記表示相同的元件。
【具體實施方式】
[0017]本文公開了所要求保護的結(jié)構(gòu)和方法的具體實施例；然而，可以理解的是，所公開的實施例僅為所要求結(jié)構(gòu)和方法的示例，其可以以不同的形式實施。然而，本發(fā)明可以以很多不同的形式實施，而不應(yīng)解釋為限于這里闡述的示范性實施例。相反，提供這些示范性實施例使本公開透徹和完整，并且向本領(lǐng)域的技術(shù)人員全面?zhèn)鬟_本發(fā)明的范圍。在描述中，已知特征和技術(shù)的細節(jié)可以省略以避免對所提出的實施例的不必要的掩蓋。
[0018]本發(fā)明涉及鰭型FET器件的制造，特別是，在具有變化器件密度的多組鰭FET上實現(xiàn)相同的柵極高度。柵極高度由于變化圖案密度而發(fā)生變化，例如，晶片中圖案化的鰭的密度?？赡苡欣氖窃邛扚ET器件的形成過程中使柵極高度的變化最小化，以減少后續(xù)工藝的復雜性且改善產(chǎn)率和可靠性。
[0019]鰭型FET器件可包括形成在晶片中的多個鰭；覆蓋所述多個鰭的一部分的柵極，其中鰭由柵極覆蓋的部分用作器件的溝道區(qū)域，并且鰭從柵極下向外延伸的部分用作器件的源極和漏極區(qū)域；以及在柵極的相對側(cè)上的電介質(zhì)間隔壁。本實施例可實施在先柵極或后柵極鰭型FET制造工藝流程中，然而，后柵極，或者置換柵極(RG)工藝流程依賴于下面的詳細描述。
[0020]在RG工藝流程中，半導體基板可圖案化且蝕刻以形成鰭。接下來，虛設(shè)柵極可形成在垂直于鰭的長度的方向上。例如，虛設(shè)柵極可從多晶硅的覆蓋層圖案化且蝕刻。一對間隔壁可沉積在虛設(shè)柵極的相對側(cè)壁上。稍后，虛設(shè)柵極例如可通過諸如反應(yīng)離子蝕刻(RIE)的各向異性垂直蝕刻工藝從間隔壁對之間去除。這在間隔壁之間開口，然后在該開口可形成金屬柵極。典型的集成電路可分成有源區(qū)域和無源區(qū)域。有源區(qū)域可包括鰭型FET器件。每個有源區(qū)域可具有不同的圖案密度或者不同數(shù)量的鰭型FET器件。
[0021]現(xiàn)在參見圖1-8，示出了根據(jù)本發(fā)明一個實施例形成結(jié)構(gòu)100的示范性工藝步驟，并且現(xiàn)在將在下文更加詳細地描述。應(yīng)注意，圖1-8全部表示為晶片的截面圖，其具有形成在半導體基板中的多個鰭106。截面圖定向為使垂直于多個鰭106的長度的視圖被示出。此外，應(yīng)注意，盡管該說明書可能以單數(shù)形式引用結(jié)構(gòu)100的某些部件，但是在全部附圖中可表示多個部件，并且相同的部件用相同的附圖標記表示。圖中所示的特定數(shù)量的鰭僅為了示例的目的。
[0022]現(xiàn)在參見圖1，示出了工藝流程過程中的中間步驟的結(jié)構(gòu)100的截面圖。在該制造步驟上，結(jié)構(gòu)100通常可包括多個鰭106，由基板蝕刻成，該多個鰭具有沉積在其上的氧化物層108以及氮化物層110。[0023]半導體基板可包括體半導體或?qū)盈B的半導體，例如，Si/SiGe、絕緣體上硅(SOI)或絕緣體上SiGe (SGOI)0體半導體基板材料可包括非摻雜S1、η-摻雜S1、p-摻雜S1、單晶S1、多晶 S1、非晶 S1、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs, InP 和所有其它的 III 族/V 族或II族/VI族化合物半導體。在圖1所示的實施例中，可采用SOI基板。SOI基板可包括襯底基板102、形成在襯底基板102頂部的埋設(shè)的電介質(zhì)層104以及形成在埋設(shè)的電介質(zhì)層104頂部的SOI層(未示出)。埋設(shè)的電介質(zhì)層104可隔離SOI層與基底基板102。應(yīng)注意，多個鰭106可從SOI基板的最上層、SOI層蝕刻。
[0024]襯底基板102可由幾種已知半導體材料的任何一種制造，例如，硅、鍺、硅-鍺合金、碳化硅、硅-鍺碳化物合金和化合物(例如，III族-V族化合物和II族-VI族化合物)半導體材料?；衔锇雽w材料的非限定性示例包括砷化鎵、砷化銦和磷化銦。通常，襯底基板102可為但不限于約幾百微米厚。例如,襯底基板102的厚度可在0.5mm至約1.5mm的范圍內(nèi)。
[0025]埋設(shè)的電介質(zhì)層104可包括幾種電介質(zhì)材料的任何一種，例如，硅的氧化物、氮化物和氮氧化物。埋設(shè)的電介質(zhì)層104也可包括硅之外元素的氧化物、氮化物和氮氧化物。另夕卜，埋設(shè)的電介質(zhì)層104可包括晶體或非晶體電介質(zhì)材料。而且，埋設(shè)的電介質(zhì)層104可采用幾種已知方法的任何一種形成，例如，熱或等離子體氧化或氮化法、化學氣相沉積法和物理氣相沉積法。埋設(shè)的電介質(zhì)層104的厚度可在約5nm至約200nm的范圍內(nèi)。在一個實施例中，埋設(shè)的電介質(zhì)層104的厚度可在約150nm至約180nm的范圍內(nèi)。
[0026]SOI層，例如多個鰭106，可包括襯底基板102中包括的幾種半導體材料的任何一種。通常，襯底基板102和SOI層根據(jù)化學成分、摻雜劑濃度和結(jié)晶取向可包括相同或不同的半導體材料。在本發(fā)明的一個特定實施例中，襯底基板102和SOI層包括的半導體材料至少包括不同的結(jié)晶取向。通常，襯底基板102或SOI層包括{110}結(jié)晶取向，并且襯底基板102或SOI層中的另一個包括{100}結(jié)晶取向。通常，SOI層的厚度可在約5nm至約IOOnm的范圍內(nèi)。在一個實施例中，SOI層的厚度可在約25nm至約30nm的范圍內(nèi)。用于形成SOI層的方法是本領(lǐng)域已知的。非限定性示例包括通過注氧隔離(Separation by Implantationof Oxygen, SIMOX)、晶片鍵合和外延層轉(zhuǎn)移(Epitaxial Layer TRANsfer, ELTRAN ? )。本領(lǐng)域的普通技術(shù)人員應(yīng)理解，多個鰭106可從SOI層蝕刻。因為多個鰭106可由SOI層蝕刻成，所以它們也可包括上文列出的SOI層所有的任何特性。
[0027]氧化物層108可包括氧化硅或氮氧化硅。在一個實施例中，氧化物層108可這樣形成，例如，將SOI層的頂表面熱轉(zhuǎn)化或等離子體轉(zhuǎn)化成電介質(zhì)材料，例如，氧化硅或氮氧化硅。在一個實施例中，氧化物層108可通過化學氣相沉積(CVD)或原子層沉積(ALD)沉積氧化硅或氮氧化硅而形成。氧化物層108的厚度可在約Inm至約IOnm的范圍內(nèi)，盡管小于Inm且大于IOnm的厚度是可接受的。在一個實施例中，氧化物層108的厚度可為約5nm。
[0028]氮化物層110可包括任何適當?shù)慕^緣材料，例如，氮化硅。氮化物層110可采用已知的傳統(tǒng)沉積技術(shù)形成例如，低壓化學氣相沉積(LPCVD)。在一個實施例中，氮化物層110的厚度可在約5nm至約IOOnm的范圍內(nèi)。在一個實施例中，氮化物層110的厚度可為約50nmo
[0029]現(xiàn)在參見圖2，掩模層112可施加在結(jié)構(gòu)100之上，并且用于形成一個或多個有源區(qū)域和一個或多個非有源區(qū)域，例如，第一有源區(qū)域114、第二有源區(qū)域116和非有源區(qū)域118。掩模層112可為諸如光致抗蝕劑的軟掩?；蛑T如氧化物的硬掩模。掩模層112可覆蓋且保護第一有源區(qū)域114和第二有源區(qū)域116，同時可去除設(shè)置在非有源區(qū)域118上的多個鰭106、氧化物層108和氮化物層110。非有源區(qū)域118上的多個鰭106、氧化物層108和氮化物層110可采用任何適當?shù)姆沁x擇性蝕刻技術(shù)去除，例如，干蝕刻、濕蝕刻或者二者的結(jié)合。例如，采用CxFy基蝕刻劑的干蝕刻技術(shù)可用于從非有源區(qū)域118去除某些鰭106、氧化物層108和氮化物層110。優(yōu)選的蝕刻技術(shù)將采用單一去除技術(shù)從非有源區(qū)域118去除某些鰭106、氧化物層108和氮化物層110，并且可產(chǎn)生開口 120。在一個實施例中，某些鰭106、氧化物層108和氮化物層110可在交替的(alternate)蝕刻步驟中分別去除。優(yōu)選地，掩模層112可排列為使適當量的氮化物層110保留在位于第一和第二有源區(qū)域114、116中的多個鰭106的側(cè)壁上。然而，掩模層112的排列可導致某些蝕刻錯誤，進而沿著有源區(qū)域114的邊緣留下不足量的氮化物層110，例如，如圖所示的邊緣122。相反，蝕刻錯誤，例如邊緣設(shè)置上的錯誤，可沿著第二有源區(qū)域116的第二邊緣124留下超過適當量的氮化物層 110。
[0030]現(xiàn)在參見圖3，可沿著非有源區(qū)域的側(cè)壁形成一個或多個電介質(zhì)間隔壁，例如，可沿著開口 120的側(cè)壁形成成對的電介質(zhì)間隔壁126。成對的電介質(zhì)間隔壁126通常可用于保證適當量的電介質(zhì)材料來保護第一和第二有源區(qū)域114、116的多個鰭106。更具體而言，成對的電介質(zhì)間隔壁126可形成為向第一或第二有源區(qū)域114、116的留存不足量的電介質(zhì)材料的任何區(qū)域增加適當量的電介質(zhì)材料，例如沿著第一邊緣122，如圖2所示。
[0031]成對的電介質(zhì)間隔壁126可這樣形成，共形沉積或生長電介質(zhì)，之后進行定向蝕亥|J，從結(jié)構(gòu)100的水平表面去除電介質(zhì)，而在開口 120的側(cè)壁上將其留下。在一個實施例中，成對的電介質(zhì)間隔壁126可包括任何適當?shù)牡铩Ｔ谝粋€實施例中，成對的電介質(zhì)間隔壁126可具有約3nm至約30nm范圍內(nèi)的水平寬度或厚度，最通常的是10nm。在一個實施例中，成對的電介質(zhì)間隔壁126可包括與氮化物層110類似的材料。通常，成對的電介質(zhì)間隔壁126可包括單層；然而，成對的電介質(zhì)間隔壁126可包括多層電介質(zhì)材料。
[0032]現(xiàn)在參見圖4，填充材料128可采用本領(lǐng)域已知的任何適當沉積技術(shù)沉積在結(jié)構(gòu)100的頂部上。填充材料128用來填充非有源區(qū)域，例如，非有源區(qū)域118。在一個實施例中，填充材料128可包括本領(lǐng)域已知的任何適當?shù)难趸锊牧稀Ｔ谝粋€實施例中，填充材料128可包括采用CVD沉積技術(shù)沉積的高縱橫比氧化物。填充材料128可具有約50nm至約IOOOnm范圍內(nèi)的厚度。在一個實施例中，填充材料128可具有約200nm至約600nm范圍內(nèi)的厚度。優(yōu)選地，填充材料128可具有大于氮化物層110高度的厚度。
[0033]在沉積在結(jié)構(gòu)100的頂部后，填充材料128可采用CMP技術(shù)平坦化。CMP技術(shù)可對氮化物層110選擇性地去除某些填充材料128。在一個實施例中，CMP技術(shù)可采用二氧化鈰基漿凹陷填充材料128。在拋光前，填充材料128由于圖案密度上的變化而可為非平面的，例如，如圖9所示。用于拋光填充材料128的CMP技術(shù)可設(shè)計為改善平面度，并且可有利于消除填充材料128由于圖案密度上的變化而導致的非平面表面。
[0034]現(xiàn)在參見圖5，氮化物層110可以選擇性地去除為使氧化物層108和填充材料128保留。選擇性去除可采用適合于對氧化物選擇性地去除氮化物的任何已知蝕刻技術(shù)實現(xiàn)。在一個實施例中，氫氟酸去垢(deglaze)，之后采用熱磷蝕刻劑的濕蝕刻技術(shù)，可用于去除氮化物層110。氮化物層110的去除可導致填充材料128具有凹形(re-entrant)幾何形狀130。凹形幾何形狀130可防止形成均勻的柵極進而導致器件可靠性問題。凹形幾何形狀130可防止隨后形成可靠柵極結(jié)構(gòu)，因為凹形幾何形狀可防止柵極材料的共形沉積。此外，凹形幾何形狀130還可防止虛設(shè)柵極材料的去除。殘留的虛設(shè)柵極材料或者不足的柵極材料覆蓋可影響器件的性能和可靠性。
[0035]現(xiàn)在參見圖6，第一蝕刻技術(shù)可用于解決填充材料128的不希望的凹形幾何形狀130，并且去除某些或全部氧化物層108。優(yōu)選地，清洗技術(shù)可去除凹形幾何形狀130。在一個實施例中，已知的化學氧化物去除(COR)蝕刻技術(shù)可用于去除凹形幾何形狀130。
[0036]所用的COR技術(shù)可包括將結(jié)構(gòu)100暴露到HF和氨的氣體混合物，優(yōu)選比率為2:
I,在ImTorr和IOmTorr之間的壓力下和約25°C的溫度下。在該暴露期間，HF和氨氣與填充材料128反應(yīng)以形成固態(tài)反應(yīng)產(chǎn)物。固態(tài)反應(yīng)產(chǎn)物可隨后通過將結(jié)構(gòu)加熱到約100°C的溫度而去除，因此使反應(yīng)產(chǎn)物蒸發(fā)。作為選擇，反應(yīng)產(chǎn)物可通過在水中清洗結(jié)構(gòu)100而去除，或者用水溶液將其去除。
[0037]除了去除凹形幾何形狀130外，COR技術(shù)也可蝕刻填充材料128的側(cè)壁。這可有效地減小填充材料128的寬度，并且增加多個鰭106和填充材料128之間的空間。例如，該空間可由圖5中的尺寸(X)和圖6中的(y)限定，其中(y)大于(X)。
[0038]現(xiàn)在參見圖7，在去除不希望的凹形幾何形狀130后，第二蝕刻技術(shù)可用于從多個鰭106之上去除氧化物層108的任何殘留材料。氧化物層108的剩余部分可采用適合于去除氧化物的任何已知的蝕刻技術(shù)去除。在一個實施例中，采用氫氟酸蝕刻劑的濕蝕刻技術(shù)可用于去除氧化物層108。去除氧化物層108可導致填充材料128進一步凹陷，使得填充材料128的頂表面可與多個鰭106的頂表面實質(zhì)上齊平。
[0039]現(xiàn)在參見圖8，接下來，在RG工藝流程中，柵極可形成在結(jié)構(gòu)100上，并且通常的制造技術(shù)可用于完成半導體器件的形成。RG工藝流程可包括形成柵極氧化物148以及虛設(shè)柵極材料150。在大部分情況下，虛設(shè)柵極材料150可為犧牲的，并且在隨后的操作中被取代。在某些情況下，柵極氧化物148可為犧牲的，并且在隨后的操作中取代。
[0040]現(xiàn)在參見圖9，示出了具有變化圖案密度的結(jié)構(gòu)200的截面圖。結(jié)構(gòu)200可包括基板202、鰭204和覆蓋柵極材料層206。柵極材料層可包括RG工藝流程中所用的覆蓋虛設(shè)柵極材料，或者先柵極工藝流程中所用的柵極材料的覆蓋層。此外，結(jié)構(gòu)200可包括高圖案密度區(qū)域，例如，區(qū)域208，和低圖案密度區(qū)域，例如，區(qū)域210。如前所述，高圖案密度區(qū)域與低圖案密度區(qū)域相比可包括較大數(shù)量的鰭。
[0041]示出了圖案密度對覆蓋柵極材料層206的平面性的影響。覆蓋柵極材料層206的厚度或高度在高圖案密度區(qū)域中可較厚或較高。應(yīng)注意，氧化物層，如圖1-8所示的氧化物層108，僅為了示出的目的從圖9省略。
[0042]為了說明的目的已經(jīng)對本發(fā)明的各種實施例進行了描述，但是不意味著詳盡了所有的實施例或者將本發(fā)明限于所公開的實施例。在不脫離所描述實施例的范圍和精神的情況下，很多修改和變化對本領(lǐng)域的普通技術(shù)人員來說是顯見的。本文所用術(shù)語選擇為更好地說明實施例的原理、市場中發(fā)現(xiàn)的技術(shù)上的實際應(yīng)用或技術(shù)改進，或者能使本領(lǐng)域的普通技術(shù)人員理解本文所公開的實施例。
【權(quán)利要求】
1.一種方法，包括: 提供由半導體基板蝕刻成并由氧化物層和氮化物層覆蓋的多個鰭，該氧化物層設(shè)置在所述多個鰭和所述氮化物層之間； 去除所述多個鰭的一部分以形成開口； 在所述開口的側(cè)壁上形成電介質(zhì)間隔壁； 用填充材料填充所述開口，其中所述填充材料的頂表面與所述氮化物層的頂表面實質(zhì)上齊平； 去除所述氮化物層以在所述多個鰭和所述填充材料之間形成間隙，其中所述填充材料具有在所述間隙之上延伸的凹形幾何形狀；以及 去除所述凹形幾何形狀且使所述多個鰭和所述填充材料之間的所述間隙加大。
2.如權(quán)利要求1所述的方法，還包括: 去除所述氧化物層；以及 凹陷所述填充材料使所述填充材料的所述頂表面與所述多個鰭的頂表面實質(zhì)上齊平。
3.如權(quán)利要求2所述的方法，還包括: 在所述多個鰭和所述填充材料之上和之間形成柵極。
4.如權(quán)利要求3所述的方法，其中形成所述柵極包括采用先柵極工藝流程或置換柵極工藝流程。
5.如權(quán)利要求1所述的方法，其中用填充材料填充所述開口包括沉積氧化物。
6.如權(quán)利要求1所述的方法，其中從半導體基板蝕刻而提供多個鰭包括提供體基板或絕緣體上半導體基板。
7.—種結(jié)構(gòu),包括 第一多個鰭和第二多個鰭，由半導體基板蝕刻成；以及 填充材料，設(shè)置在所述半導體基板之上以及所述第一多個鰭和所述第二多個鰭之間，其中所述填充材料不接觸所述第一多個鰭或所述第二多個鰭。
8.如權(quán)利要求7所述的結(jié)構(gòu)，還包括: 柵極，設(shè)置在所述第一多個鰭、所述第二多個鰭和所述填充材料之上和之間，其中所述柵極包括至少一種與所述填充材料不同的材料。
9.如權(quán)利要求7所述的結(jié)構(gòu)，其中所述填充材料具有與所述第一多個鰭和所述第二多個鰭實質(zhì)上相同的高度。
10.如權(quán)利要求7所述的結(jié)構(gòu)，其中所述填充材料包括氧化物。
11.如權(quán)利要求7所述的結(jié)構(gòu)，其中所述半導體基板包括體基板或絕緣體上半導體基板。
【文檔編號】H01L29/423GK103854989SQ201310624809
【公開日】2014年6月11日 申請日期:2013年11月27日 優(yōu)先權(quán)日:2012年11月30日
【發(fā)明者】B.S.哈蘭, S.梅塔, S.波諾思, R.拉馬錢德蘭, S.施米茨, T.E.斯坦達爾特 申請人:國際商業(yè)機器公司