半導體裝置及其制法

半導體裝置及其制法
【專利摘要】一種半導體裝置及其制法，該半導體裝置包括：具有多個導電穿孔的半導體基板、形成于該半導體基板上的緩沖材、以及分別形成于各該導電穿孔的端面上并覆蓋該緩沖材的多個電性接觸墊，以當于該電性接觸墊上進行回焊制程時，可藉該緩沖材降低回焊時因熱所產生的殘留應力，所以能避免該電性接觸墊上的接點出現破裂。
【專利說明】半導體裝置及其制法

【技術領域】
[0001]本發明涉及一種半導體裝置，尤指一種能提高信賴性及產品良率的半導體裝置及其制法。

【背景技術】
[0002]隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用于芯片封裝領域的技術，例如芯片尺寸構裝(Chip Scale Package, CSP)、芯片直接貼附封裝(Direct Chip Attached, DCA)或多芯片模塊封裝(Multi — Chip Module, MCM)等覆晶型態的封裝模塊、或將芯片立體堆棧化整合為三維集成電路(3D IC)芯片堆棧技術等。
[0003]圖1為現有半導體封裝件I的剖面示意圖，該半導體封裝件I通過于一封裝基板18與半導體芯片11之間設置一娃中介板(Through Silicon interposer, TSI) 10,該娃中介板10具有導電娃穿孔(Through-silicon via, TSV)100及形成于該導電娃穿孔100上的線路重布結構(Redistribut1n layer, RDL) 15,令該線路重布結構15藉由多個導電組件14電性結合間距較大的封裝基板18的焊墊180，并以粘著材12包覆該些導電組件14，而間距較小的半導體芯片11的電極墊110藉由多個焊錫凸塊13電性結合該導電硅穿孔100，再以粘著材12包覆該些焊錫凸塊13。
[0004]若該半導體芯片11直接結合至該封裝基板18上，因半導體芯片11與封裝基板18兩者的熱膨脹系數的差異甚大，所以半導體芯片11外圍的焊錫凸塊13不易與封裝基板18上對應的焊墊180形成良好的接合，致使焊錫凸塊13自封裝基板18上剝離。另一方面，因半導體芯片11與封裝基板18之間的熱膨脹系數不匹配(mismatch),其所產生的熱應力(thermal stress)與翅曲(warpage)的現象也日漸嚴重,致使半導體芯片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
[0005]因此，藉由半導體基材制作的硅中介板10的設計，其與該半導體芯片11的材質接近，所以可有效避免上述所產生的問題。
[0006]此外，藉由該硅中介板10的設計，半導體封裝件I除了避免前述問題外，相較于覆晶式封裝件，其長寬方向的面積可更加縮小。例如，一般覆晶式封裝基板最小的線寬/線距僅能制出12/12 μ m，而當半導體芯片的電極墊(1/0)數量增加時，以現有覆晶式封裝基板的線寬/線距并無法再縮小，所以須加大覆晶式封裝基板的面積以提高布線密度，才能接置高1/0數的半導體芯片。反觀第I圖的半導體封裝件1，因該硅中介板10可采用半導體制程做出3/3 μ m以下的線寬/線距，所以當該半導體芯片11具高1/0數時，該硅中介板10的長寬方向的面積足以連接高1/0數的半導體芯片11，所以不需增加該封裝基板18的面積，使該半導體芯片11經由該硅中介板10作為一轉接板而電性連接至該封裝基板18上。
[0007]又，該硅中介板10的細線/寬線距特性而使電性傳輸距離短，所以相較于直接覆晶結合至封裝基板的半導體芯片的電性傳輸速度(效率)，形成于該硅中介板10上的半導體芯片11的電性傳輸速度(效率)更快(更高)。
[0008]然而，前述現有半導體封裝件I的制法中，該導電組件14經由回焊以將該硅中介板10焊接至封裝基板18，此時因熱所產生的殘留應力會集中在該些導電組件14與該些導電硅穿孔間的交界面，如第I圖所示的應力集中處K，使得該些導電組件14與導電硅穿孔100 (或該線路重布結構15)之間會出現破裂(crack)的情形，因而降低該半導體封裝件I的信賴性及產品的良率。
[0009]此外，相同問題也可能發生于該半導體芯片11與該硅中介板10之間的焊錫凸塊13上，致使焊錫凸塊13與導電硅穿孔100之間會出現破裂(crack)的情形，如圖1所示的應力集中處K’。
[0010]因此，如何克服上述現有技術的種種問題，實已成目前亟欲解決的課題。


【發明內容】

[0011]鑒于上述現有技術的種種缺失，本發明的主要目的為提供一種半導體裝置及其制法，能避免該電性接觸墊上的接點出現破裂。
[0012]本發明的半導體裝置，包括:半導體基板，其具有多個導電穿孔，且該導電穿孔的端面外露于該半導體基板；緩沖材，其形成于該半導體基板上并外露出該導電穿孔的端面；以及多個電性接觸墊，其分別形成于各該導電穿孔的端面上且電性連接該導電穿孔，并覆蓋該緩沖材。
[0013]本發明還提供一種半導體裝置的制法，其包括:提供一具有多個導電穿孔的半導體基板，且該導電穿孔的端面外露于該半導體基板；形成緩沖材于該半導體基板上并外露出該導電穿孔的端面；以及形成多個電性接觸墊于各該導電穿孔的端面上，使該電性接觸墊電性連接該導電穿孔，且該電性接觸墊覆蓋該緩沖材。
[0014]前述的半導體裝置及其制法中，該半導體基板表面還具有絕緣層，使該緩沖材形成于該絕緣層上。例如，該絕緣層的表面與該導電穿孔的端面齊平，且形成該絕緣層的材質為氧化硅、氮化硅或聚對二唑苯。
[0015]前述的半導體裝置及其制法中，該緩沖材位于該導電穿孔的端面周圍，例如，該緩沖材與該導電穿孔的端面邊緣對齊。
[0016]前述的半導體裝置及其制法中，該緩沖材還形成于該導電穿孔的端面的局部表面上。
[0017]本發明還提供一種半導體裝置，包括:半導體基板，具有多個導電穿孔，該導電穿孔的端面外露于該半導體基板；線路重布結構，其形成于該半導體基板與該導電穿孔的端面上并電性連接各該導電穿孔，且該線路重布結構具有多個墊部；緩沖材，其形成于各該墊部的局部表面上；以及多個電性接觸墊，其分別形成于各該墊部上且電性連接該墊部，并覆蓋該緩沖材。
[0018]本發明又提供一種半導體裝置的制法，其包括:提供一具有多個導電穿孔的半導體基板，該些導電穿孔的端面外露于該半導體基板；形成線路重布結構于該半導體基板與各該導電穿孔的端面上，且該線路重布結構具有多個墊部；形成緩沖材于該墊部的局部表面上；以及形成多個電性接觸墊于各該墊部上，使該電性接觸墊電性連接該墊部，且該電性接觸墊覆蓋該緩沖材。
[0019]前述的半導體裝置及其制法中，該半導體基板表面還具有絕緣層，使該線路重布結構形成于該絕緣層上。例如，該絕緣層的表面與該導電穿孔的端面齊平，且形成該絕緣層的材質為氧化硅、氮化硅或聚對二唑苯。
[0020]前述的半導體裝置及其制法中，該線路重布結構具有相疊的至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成于該線路層上并具有開孔，以令該墊部外露于該開孔。例如，該緩沖材對應該開孔的孔壁而位于該墊部的邊緣，且形成該介電層的材質為氧化硅、氮化硅或聚對二唑苯。
[0021]前述的兩種半導體裝置及其制法中，該半導體基板為含硅的板體。
[0022]前述的兩種半導體裝置及其制法中，該緩沖材呈環狀。
[0023]前述的兩種半導體裝置及其制法中，該緩沖材為聚酰亞胺、聚對二唑苯或苯環丁烯。
[0024]另外，前述的兩種半導體裝置及其制法中，還包括形成凸塊底下金屬層于該電性接觸墊上。
[0025]由上可知，本發明的半導體裝置及其制法，藉由緩沖材的設計，以于該電性接觸墊上回焊導電組件時，藉該緩沖材降低回焊時因熱所產生的殘留應力，所以相較于現有技術，本發明能避免該些導電組件與導電穿孔之間出現破裂，因而能提高該半導體裝置的信賴性及廣品的良率。

【專利附圖】

【附圖說明】
[0026]圖1為現有半導體封裝件的剖面示意圖；
[0027]圖2A至圖2E為本發明的半導體裝置的制法的第一實施例的剖面示意圖；其中，圖2C’及圖2C”為圖2C的不同實施例的上視圖，圖2D’及圖2D”為圖2D的其它實施例；以及
[0028]圖3A至圖3E為本發明的半導體裝置的制法的第二實施例的剖面示意圖；其中，圖3D’為圖3D的其它實施例，圖3E’為圖3E的其它實施例。
[0029]符號說明
[0030]I半導體封裝件
[0031]10硅中介板
[0032]100導電硅穿孔
[0033]11半導體芯片
[0034]110電極墊
[0035]12粘著材
[0036]13焊錫凸塊
[0037]14,24導電組件
[0038]15，35，35’線路重布結構
[0039]18封裝基板
[0040]180焊墊
[0041]2,3半導體裝置
[0042]20半導體基板
[0043]200導電穿孔
[0044]200a端面
[0045]200b銅材
[0046]200c絕緣材
[0047]201絕緣層
[0048]201a表面
[0049]21，21，，21”，21a, 21b 緩沖材
[0050]22，22’電性接觸墊
[0051]23凸塊底下金屬層
[0052]350,350’介電層
[0053]350a開孔
[0054]351,351’線路層
[0055]352墊部
[0056]d間距。

【具體實施方式】
[0057]以下藉由特定的具體實施例說明本發明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發明的其它優點及功效。
[0058]須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供本領域技術人員的了解與閱讀，并非用以限定本發明可實施的限定條件，所以不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本發明所能產生的功效及所能達成的目的下，均應仍落在本發明所揭示的技術內容得能涵蓋的范圍內。同時，本說明書中所引用的如“上”及“一”等用語，也僅為便于敘述的明了，而非用以限定本發明可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當也視為本發明可實施的范疇。
[0059]圖2A至圖2E為本發明的半導體裝置2的制法的第一實施例的剖面示意圖。
[0060]如圖2A所示，提供一具有多個導電穿孔200的半導體基板20，該導電穿孔200的端面200a外露于該半導體基板20的表面。
[0061 ] 于本實施例中，該半導體基板20為含娃的板體,例如,娃中介板(Through SiliconInterposer, TSI)或玻璃基板，且該導電穿孔200為導電娃穿孔(Through-siliconvia, TSV)。
[0062]此外，該導電穿孔200為銅柱200b及環繞該銅柱200b的絕緣材200c所構成，但不以此為限。
[0063]又，該半導體基板20的表面為一絕緣層201，并使該絕緣層201的表面201a與該導電穿孔200的端面200a齊平，且形成該絕緣層201的材質為氧化硅(Si02)、氮化硅(SixNy)或聚對二唑苯(Polybenzoxazole, ΡΒ0)。
[0064]另外，因各該導電穿孔200處的制程均相同，所以以下圖式僅以單一導電穿孔200處的制程做說明。
[0065]如圖2B所示,形成一層緩沖材(Buffer Layer) 21’于該半導體基板20的絕緣層201與該導電穿孔200的端面200a上。
[0066]于本實施例中，該緩沖材21’為聚酰亞胺(Polyimide，PI )、聚對二唑苯(Polybenzoxazole, ΡΒ0)、苯環丁烯(Benzocyclclobutene, BCB)。
[0067]如圖2C所示，圖案化移除部分該緩沖材21’，使該緩沖材21位于該導電穿孔200的端面200a周圍并外露出該導電穿孔200的端面200a。
[0068]于本實施例中，圖案化后的緩沖材21為圓形環(Ring)，以環繞該導電穿孔200的端面200a，如圖2C’所示；也可為矩形環(如圖2C”所示的緩沖材21”)或其它幾何形狀的環。所述的環狀可為連續(如圖2C’所示)或斷續(如圖2C”所示)的形狀。
[0069]如圖2D所示，以電鍍金屬(如銅)方式形成一電性接觸墊22于該導電穿孔200的端面200a上，使該電性接觸墊22電性連接該導電穿孔200，且該電性接觸墊22覆蓋該緩沖材21。
[0070]于本實施例中，該緩沖材21與該導電穿孔200的端面200a之間具有間距d，而于其它實施例中，可使該緩沖材21a與該導電穿孔200的端面200a邊緣對齊，如圖2D’所示；或者，該緩沖材21b還形成于該導電穿孔200的端面200a的局部表面上，如圖2D”所示。
[0071]如圖2E所示，形成如焊球的導電組件24于該電性接觸墊22上，以供接至半導體組件或封裝基板上。
[0072]于本實施例中，可選擇性地先形成一凸塊底下金屬層(Under BumpMetallurgy, UBM) 23于該電性接觸墊22上，以結合如焊球的導電組件24。
[0073]此外，該凸塊底下金屬層23的構造與材質因種類繁多而無特別限制。
[0074]圖3A至圖3E為本發明的半導體裝置3的制法的第二實施例的剖面示意圖。本實施例與第一實施例的差異在于形成線路重布結構，其它步驟的制程大致相同，所以不再贅述相同處。
[0075]如圖3A及圖3B所示，接續圖2A的制程，進行線路重布層(Redistribut1nlayer, RDL)制程，即形成一線路重布結構35于該半導體基板20的絕緣層201與該導電穿孔200的端面200a上，令該線路重布結構35電性連接該導電穿孔200。
[0076]于本實施例中，該線路重布結構35包含相疊的一線路層351與一介電層350,該線路層351形成于該半導體基板20的絕緣層201上并電性連接該導電穿孔200，而該介電層350形成于該線路層351與該絕緣層201上，且該線路層351具有多個墊部352，又該介電層350形成有對應該墊部352的開孔350a，令該墊部352外露于該開孔350a。
[0077]此外，形成該介電層350的材質為氧化硅(Si02)、氮化硅(SixNy)或聚對二唑苯(Polybenzoxazole, ΡΒ0)ο
[0078]如圖3C所示，形成緩沖材21于該墊部352的局部表面上。
[0079]于本實施例中，該緩沖材21對應該開孔350a的孔壁而環繞于該墊部352的邊緣，以呈連續環狀或斷續環狀。
[0080]如圖3D所示，形成一電性接觸墊22于該墊部352上，使該電性接觸墊22電性連接該線路層351，且該電性接觸墊22覆蓋該緩沖材21。
[0081 ] 于本實施例中，該電性接觸墊22僅位于該開孔350a中，而于其它實施例中，如圖3D’所示，該電性接觸墊22’也可延伸至該介電層350表面。
[0082]如圖3E所示，形成一凸塊底下金屬層(UBM)23于該電性接觸墊22上，以供結合如焊球的導電組件24。
[0083]另外，如圖3E’所示，于進行線路重布層(RDL)制程時，該線路重布結構35’可具有多個相疊的線路層351,351’與介電層350，350’，且該墊部352為最外層的線路層351’的一部分。
[0084]本發明的制法中，主要藉由該電性接觸墊22包覆該緩沖材21的設計，當該些導電組件24經由回焊以焊接至半導體芯片或封裝基板時，該緩沖材21可大幅減少因熱所產生的殘留應力，且經實務驗證的結果，本發明與現有技術相較下，約可減少24%的應力，所以相較于現有技術，本發明的半導體裝置2，3能避免該些導電組件24出現破裂的情形，進而提高該半導體裝置2，3的信賴性及產品的良率。
[0085]本發明提供一種半導體裝置2，包括:具有多個導電穿孔200的一半導體基板20、形成于該半導體基板20上的緩沖材21、以及分別形成于各該導電穿孔200的端面200a上的多個電性接觸墊22。
[0086]所述的半導體基板20為含硅的板體并具有一絕緣層201，且該絕緣層201的表面201a與該導電穿孔200的端面200a齊平，使該導電穿孔200的端面200a外露于該絕緣層201的表面201a。又，形成該絕緣層201的材質為氧化硅(Si02)、氮化硅(SixNy)或聚對二唑苯(Polybenzoxazole, ΡΒ0)。
[0087]所述的緩沖材21形成于該絕緣層201的表面201a上并外露出該導電穿孔200的端面200a，且形成該緩沖材21的材質為聚酰亞胺(Polyimide, PI)、聚對二唑苯(Polybenzoxazole, ΡΒ0)、苯環丁烯(Benzocyclclobutene, BCB)。
[0088]所述的電性接觸墊22電性連接該導電穿孔200并覆蓋該緩沖材21。
[0089]于一實施例中，該緩沖材21，21”呈環狀。
[0090]于一實施例中，該緩沖材21，21a位于該導電穿孔200的端面200a周圍，例如，該緩沖材21a與該導電穿孔200的端面200a邊緣對齊。
[0091]于一實施例中，該緩沖材21b還形成于該導電穿孔200的端面200a的局部表面上。
[0092]本發明還提供一種半導體裝置3，包括:具有多個導電穿孔200的一半導體基板20、形成于該半導體基板20與該導電穿孔200的端面200a上的一線路重布結構35，35’、形成于該線路重布結構35，35’上的緩沖材21、以及形成于該線路重布結構35，35’上的多個電性接觸墊22。
[0093]所述的半導體基板20為含硅的板體并具有一絕緣層201，且該絕緣層201的表面201a與該導電穿孔200的端面200a齊平，使該導電穿孔200的端面200a外露于該絕緣層201的表面201a。又，形成該絕緣層201的材質為氧化硅(Si02)、氮化硅(SixNy)或聚對二唑苯(Polybenzoxazole, ΡΒ0)。
[0094]所述的線路重布結構35，35’形成于該絕緣層201上并電性連接該導電穿孔200，且該線路重布結構35，35’具有至少一墊部352。
[0095]所述的緩沖材21形成于該墊部352的局部表面上，且該緩沖材21為聚酰亞胺(Polyimide, PI )、聚對二唑苯(Polybenzoxazole, ΡΒ0)、苯環丁烯(Benzocyclclobutene, BCB)。
[0096]所述的電性接觸墊22分別形成于各該墊部352上且電性連接該墊部352，并覆蓋該緩沖材21。
[0097]于一實施例中，該緩沖材21，21”呈環狀。
[0098]于一實施例中，該線路重布結構35，35’具有相疊的至少一線路層351，351’與至少一介電層350，350’，該線路層351，351’具有該墊部352，且該線路層351，351’電性連接該導電穿孔200，又該介電層350，350’形成于該線路層351，351’上并具有開孔350a，以令該墊部352外露于該開孔350a，使該緩沖材21對應該開孔350a的孔壁而位于該墊部352的邊緣。另外，形成該介電層350,350’的材質為氧化硅(Si02)、氮化硅(SixNy)或聚對二唑苯(Polybenzoxazole, PB0)。
[0099]另外，所述的半導體裝置2，3還包括凸塊底下金屬層23，其形成于該電性接觸墊22上。
[0100]綜上所述，本發明的半導體裝置及其制法，藉由該電性接觸墊覆蓋該緩沖材的設計，以于該電性接觸墊上進行回焊制程時，該緩沖材能大幅減少因熱所產生的殘留應力，以避免該電性接觸墊上的接點出現破裂的情形。
[0101]上述實施例僅用以例示性說明本發明的原理及其功效，而非用于限制本發明。任何本領域技術人員均可在不違背本發明的精神及范疇下，對上述實施例進行修改。因此本發明的權利保護范圍，應如權利要求書所列。
【權利要求】
1.一種半導體裝置，其包括: 半導體基板，其具有多個導電穿孔，且該導電穿孔的端面外露于該半導體基板； 緩沖材，其形成于該半導體基板上并外露出該導電穿孔的端面；以及 多個電性接觸墊，其分別形成于各該導電穿孔的端面上且電性連接該導電穿孔，并覆蓋該緩沖材。
2.根據權利要求1所述的半導體裝置，其特征在于，該半導體基板表面還具有絕緣層，使該緩沖材形成于該絕緣層上。
3.根據權利要求1所述的半導體裝置，其特征在于，該緩沖材位于該導電穿孔的端面周圍。
4.根據權利要求3所述的半導體裝置，其特征在于，該緩沖材與該導電穿孔的端面邊緣對齊。
5.根據權利要求1所述的半導體裝置，其特征在于，該緩沖材還形成于該導電穿孔的端面的局部表面上。
6.一種半導體裝置，包括: 半導體基板，其具有多個導電穿孔，該導電穿孔的端面外露于該半導體基板； 線路重布結構，其形成于該半導體基板與該導電穿孔的端面上并電性連接各該導電穿孔，且該線路重布結構具有多個墊部； 緩沖材，其形成于各該墊部的局部表面上；以及 多個電性接觸墊，其分別形成于各該墊部上且電性連接該墊部，并覆蓋該緩沖材。
7.根據權利要求6所述的半導體裝置，其特征在于，該半導體基板表面還具有絕緣層，使該線路重布結構形成于該絕緣層上。
8.根據權利要求6或7所述的半導體裝置，其特征在于，該線路重布結構具有相疊的至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成于該線路層上并具有開孔，以令該墊部外露于該開孔。
9.根據權利要求8所述的半導體裝置，其特征在于，形成該介電層的材質為氧化硅、氮化硅或聚對二唑苯。
10.根據權利要求8所述的半導體裝置，其特征在于，該緩沖材對應該開孔的孔壁而位于該墊部的邊緣。
11.根據權利要求1或6所述的半導體裝置，其特征在于，該半導體基板為含硅的板體。
12.根據權利要求1或6所述的半導體裝置，其特征在于，該緩沖材呈環狀。
13.根據權利要求1或6所述的半導體裝置，其特征在于，該緩沖材為聚酰亞胺、聚對二唑苯或苯環丁烯。
14.根據權利要求1或6所述的半導體裝置，其特征在于，該裝置還包括凸塊底下金屬層，其形成于該電性接觸墊上。
15.根據權利要求2或7所述的半導體裝置，其特征在于，該絕緣層的表面與該導電穿孔的端面齊平。
16.根據權利要求2或7所述的半導體裝置，其特征在于，形成該絕緣層的材質為氧化硅、氮化硅或聚對二唑苯。
17.一種半導體裝置的制法，其包括: 提供一具有多個導電穿孔的半導體基板，且該導電穿孔的端面外露于該半導體基板； 形成緩沖材于該半導體基板上并外露出該導電穿孔的端面；以及 形成多個電性接觸墊于各該導電穿孔的端面上，使該電性接觸墊電性連接該導電穿孔，且該電性接觸墊覆蓋該緩沖材。
18.根據權利要求17所述的半導體裝置的制法，其特征在于，該半導體基板表面還具有絕緣層，使該緩沖材形成于該絕緣層上。
19.根據權利要求17所述的半導體裝置的制法，其特征在于，該緩沖材位于該導電穿孔的端面周圍。
20.根據權利要求19所述的半導體裝置的制法，其特征在于，該緩沖材與該導電穿孔的端面邊緣對齊。
21.根據權利要求17所述的半導體裝置的制法，其特征在于，該緩沖材還形成于該導電穿孔的端面的局部表面上。
22.—種半導體裝置的制法，包括: 提供一具有多個導電穿孔的半導體基板，該些導電穿孔的端面外露于該半導體基板； 形成線路重布結構于該半導體基板與各該導電穿孔的端面上，且該線路重布結構具有多個墊部； 形成緩沖材于該墊部的局部表面上；以及 形成多個電性接觸墊于各該墊部上，使該電性接觸墊電性連接該墊部，且該電性接觸墊覆蓋該緩沖材。
23.根據權利要求22所述的半導體裝置的制法，其特征在于，該半導體基板表面還具有絕緣層，使該線路重布結構形成于該絕緣層上。
24.根據權利要求22或23所述的半導體裝置的制法，其特征在于，該線路重布結構具有相疊的至少一線路層與介電層，該線路層具有該墊部，且該線路層電性連接該導電穿孔，又該介電層形成于該線路層上并具有開孔，以令該墊部外露于該開孔。
25.根據權利要求24所述的半導體裝置的制法，其特征在于，形成該介電層的材質為氧化硅、氮化硅或聚對二唑苯。
26.根據權利要求24所述的半導體裝置的制法，其特征在于，該緩沖材對應該開孔的孔壁而位于該墊部的邊緣。
27.根據權利要求17或22所述的半導體裝置的制法，其特征在于，該半導體基板為含硅的板體。
28.根據權利要求17或22所述的半導體裝置的制法，其特征在于，該緩沖材呈環狀。
29.根據權利要求17或22所述的半導體裝置的制法，其特征在于，該緩沖材為聚酰亞胺、聚對二唑苯或苯環丁烯。
30.根據權利要求17或22所述的半導體裝置的制法，其特征在于，該制法還包括形成凸塊底下金屬層于該電性接觸墊上。
31.根據權利要求18或23所述的半導體裝置的制法，其特征在于，該絕緣層的表面與該導電穿孔的端面齊平。
32.根據權利要求18或23所述的半導體裝置的制法，其特征在于，形成該絕緣層的材質為氧化硅、氮化硅或聚對二唑苯。
【文檔編號】H01L21/60GK104425414SQ201310498675
【公開日】2015年3月18日 申請日期:2013年10月22日 優先權日:2013年9月9日
【發明者】曾文聰, 賴顗喆, 邱世冠, 葉懋華 申請人:矽品精密工業股份有限公司