靜電放電裝置和其制造方法
【專利摘要】在一個實施方案中，本發明公開了靜電放電（ESD）裝置，包括：半導體襯底，半導體襯底具有第一表面和第二表面；具有第二導電類型且在半導體襯底的第一表面上的第一半導體層；具有第二導電類型且定位在第一半導體層的第一部分和半導體襯底的第一表面之間的第一半導體區域，第一半導體區域以半導體襯底的摻雜物形成齊納二極管；第一P-N二極管，其形成在第一半導體層中且覆蓋第一半導體區域的第一部分；第一隔離溝槽，其從第一半導體層的第二表面延伸到第一半導體區域的一部分中；和第二P-N二極管，其形成在第一半導體層中且與第一半導體區域側向移位，其中第二P-N二極管在第一隔離溝槽外部。
【專利說明】靜電放電裝置和其制造方法
【背景技術】
[0001]半導體行業已經利用各種方法和結構來形成靜電放電(ESD)保護裝置，根據一項國際規范-通常被稱為IEC61000-4-2(2級)的國際電工委員會(IEC)規范，ESD裝置需在大約I納秒內對高輸入電壓和電流作出響應(IEC的地址是瑞士，日內瓦20，瓦朗貝街3號，郵政編碼1211)。
[0002]現有ESD裝置中的一些使用齊納二極管和P-N結二極管以試圖提供ESD保護。一般來說，現有ESD裝置不得不以低電容來換取明顯的擊穿電壓特性。需要明顯的擊穿電壓特性來為ESD裝置提供低箝位電壓。在多數情況下，裝置結構具有高電容，其一般大于約一到六(I到6)皮法。高電容限制了 ESD裝置的響應時間。一些現有ESD裝置在穿通模式下操作，所述模式要求裝置具有非常薄且被精確控制的外延層，外延層的厚度一般小于約2微米，且要求在外延層中進行低摻雜。這些結構通常使得難以精確控制ESD裝置的箝位電壓且尤其難以控制低箝位電壓，諸如小于約10伏(IOV)的電壓。
[0003]因此，需要具有這樣一種靜電放電(ESD)裝置:具有低電容；具有快速響應時間；對正和負ESD事件都作出反應；具有被適當控制的箝位電壓；在制造中易于控制；以及具有可將其控制于從低電壓到高電壓的電壓范圍內的箝位電壓。
【專利附圖】
【附圖說明】
[0004]本發明的實施方案將從詳細描述和附圖中得到更全面的了解，詳細說明和附圖不旨在限制本申請的范疇。
[0005]圖1示意性地示出根據本申請的一些實施方案的靜電放電(ESD)裝置的一部分的一個實例。
[0006]圖2示出根據本申請的一些實施方案的ESD裝置的一個實例的一部分的橫截面圖。
[0007]圖3是示出根據本申請的一些實施方案的ESD裝置的載流子濃度分布的一個實例的圖形。
[0008]圖4是根據本申請的一些實施方案的ESD裝置的一個實例的放大部分平面圖。
[0009]圖5示意性地示出根據本申請的一些實施方案的ESD裝置的電路表示的一部分的實施方案。
[0010]圖6示出根據本申請的一些實施方案的ESD裝置的橫截面部分。
[0011]圖7是根據本申請的一些實施方案的ESD裝置的一個實例的放大部分平面圖。
[0012]圖8示出根據本申請的一些實施方案的ESD裝置的橫截面部分。
[0013]為了說明的簡潔性和明了性，圖中的元件不一定按比例繪制，且不同圖中的相同的參考數字表示相同元件。此外，為了描述的簡潔性省略了眾所周知的步驟和元件的描述和細節。如本文所使用，承載電流的電極意指承載通過裝置的電流的裝置元件，諸如MOS晶體管的源極或漏極或雙極晶體管的發射極或集電極或二極管的陰極或陽極，且控制電極意指控制通過裝置的電流的裝置元件，諸如MOS晶體管的閘極或雙極晶體管的基極。雖然本文中將裝置說明為特定的N通道或P通道裝置，或特定的N型或P型摻雜區域，但是本領域技術人員應明白根據本發明互補裝置也是可行的。本領域技術人員應明白如本文所使用的
詞在......期間、與......同時和當......時并非意指動作在開始動作之后立即發生
的精確術語，而是可與由開始動作開始的反應之間存在某種小但合理的延遲，諸如傳播延遲。詞大約或基本上的使用意指元件值具有預期為非常接近所述值或位置的參數。然而，如本領域中所眾所周知，總是存在阻止值或位置與如所述確切相同的細微變動。在本領域技術中已經恰當地確定高達約百分之十(10%)(且對于半導體摻雜濃度是高達百分之二十(20%))的變動被視為與如所述的確切理想目標的合理變動。為了圖的明了起見，裝置結構的摻雜區域被示為具有大致為直線的邊緣和精密的角度角落。然而，本領域技術人員應了解由于摻雜物的擴散和活化，摻雜區域的邊緣一般來說可能不是直線且角落也可能不是精密角度。
【具體實施方式】
[0014]對實施方案進行的下列描述本質上僅是說明性的且絕不是旨在限制本發明、其申請或使用。本申請尤其包括ESD裝置，其具有:具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面；具有第二導電類型且在半導體襯底的第一表面上的第一半導體層，其中第一半導體層具有布置在半導體襯底的第一表面和半導體層的第二表面之間的第一表面，且其中第一半導體層具有第二摻雜濃度；具有第二導電類型且定位在第一半導體層的第一部分和半導體襯底的第一表面之間的第一半導體區域，第一半導體區域以半導體襯底的摻雜物形成齊納二極管；第一 P-N 二極管，其形成在第一半導體層中且覆蓋第一半導體區域的第一部分，其中第一 P-N 二極管在第一隔離溝槽內部；第一隔離溝槽，其從第一半導體層的第二表面延伸到第一半導體區域的一部分中，第一隔離溝槽形成圍繞第一 P-N 二極管和覆蓋第一半導體區域的第一半導體層的第二部分的封閉結構；和第二 P-N 二極管，其形成在第一半導體層中且與第一半導體區域側向移位，其中第二 P-N 二極管在第一隔離溝槽外部。
[0015]圖1示意性地示出具有低電容和快速響應時間的靜電(ESD)保護裝置或ESD裝置10的一部分的一個實例。裝置10包括兩個端子，第一端子11和第二端子12，且被構造為在端子11和端子12之間提供雙向ESD保護。端子11和端子12中的任一端子可為輸入端子或輸出端子。輸出端子通常連接到由裝置10保護的另一元件(未示出)。例如，端子12可用作輸出端子且連接到穩壓電源(諸如5V電源)的高側。裝置10被構造為在端子11和端子12之間具有低電容。裝置10還被形成為將形成在端子11和端子12之間的最大電壓限于裝置10的箝位電壓。此外，裝置10被形成為具有幫助精確控制箝位電壓值的明顯拐點或明顯擊穿電壓特性。低電容幫助為裝置10提供快速響應時間。裝置10包括多個導向二極管通道，所述導向二極管通道包括第一導向二極管通道16和第二導向二極管通道22。通道16包括第一導向二極管14，所述第一導向二極管具有通常連接到端子11且到第二導向二極管15的陰極的陽極。通道22包括第三導向二極管20，所述第三導向二極管具有通常連接到端子12且到第四導向二極管21的陰極的陽極。二極管14、二極管15、二極管20和二極管21被形成為具有低電容的P-N結二極管。齊納二極管18與通道16和通道22中的每個并聯連接。二極管18具有連接到二極管15和二極管21的陽極的陽極，和連接到二極管14和二極管20的陰極的陰極。
[0016]在正常操作時，裝置10被偏壓到正常操作電壓，諸如介于約I伏(IV)和二極管18的齊納電壓之間的電壓，諸如通過施加約I伏(IV)到端子11和施加接地參考電壓到端子
12。由于下文描述的裝置10的特性，裝置10的電容在端子11和端子12之間的電壓在這個正常操作電壓范圍內改變時保持低。然而，ESD裝置的電容通常指定有跨裝置施加的零伏電壓。這零電壓狀況通常被稱為零偏壓狀況。如下文進一步可見，在這零偏壓狀況下，下文描述的裝置10的低電容特征為二極管14、二極管15、二極管20和二極管21形成非常低的電容值。由于端子11和端子12之間存在兩條平行路徑，所以每條路徑的電容值是每條路徑中的電容相加的結果。第一路徑包括串聯的二極管14、二極管18和二極管21的電容。由于串聯的電容器的電容小于最小電容器的電容，所以第一路徑的電容小于二極管14、二極管18或二極管21的電容。形成裝置10使得二極管14和二極管21的零偏壓電容非常小，如下文可進一步所見。類似地，包括二極管20、二極管18和二極管15的第二路徑的電容也非常小。兩條路徑的總相加值形成裝置10的較小零偏壓電容。
[0017]如果端子11上接收到正靜電放電(ESD)事件，那么相對于端子12，端子11被迫達到大的正電壓。大的正電壓使二極管14和二極管21正向偏壓且除二極管15和20以外還使二極管18反向偏壓。當端子11和端子12之間的電壓達到裝置10的正閾值電壓(二極管14和二極管21的正向電壓加上二極管18的齊納電壓)時，正電流(Ip)從端子11流經二極管14到達二極管18，且流經二極管18和二極管21到達端子12。二極管18的齊納電壓將形成在端子11和端子12之間的最大電壓箝位到近似二極管18的齊納電壓(加上二極管14和二極管21的正向電壓)。如果在端子11上接收到負ESD事件，那么相對于端子12，端子11被迫達到大的負電壓。大的負電壓使二極管20和二極管15正向偏壓，且除二極管14和二極管21以外還使二極管18反向偏壓。當端子11和端子12之間的電壓達到裝置10的負閾值電壓(二極管20和二極管15的正向電壓加上二極管18的齊納電壓)時，負電流(In)從端子12流經二極管20到達二極管18，且流經二極管18和二極管15到達端子11。二極管18的明顯拐點導致二極管18將端子11和端子12之間的最大電壓快速箝位到二極管18的齊納電壓(加上二極管15和二極管20的正向電壓)。
[0018]裝置10還可視需要包括連接到二極管18的陰極的第三端子19。第三端子19可連接到電源的電壓軌。裝置10還可視需要包括第四端子17。第四端子17可連接到使用裝置10的系統的接地參考電勢。
[0019]圖2示出ESD裝置10的一個實例的一部分的橫截面圖。二極管14、二極管15、二極管20、二極管21和二極管18形成在半導體襯底25上。二極管14、二極管15、二極管20、二極管21和二極管18以一般方式由箭頭標注。半導體層33諸如通過外延生長而形成在襯底25上，且層33的一部分可用作二極管14、二極管15、二極管20和二極管21的漂移區域。
[0020]圖3是示出裝置10的載流子濃度分布的一個實例的圖形。橫坐標表示從層33的表面進入裝置10的深度且縱坐標表示增加載流子濃度的值。圖68示出由從端子11施加到端子12的正偏壓(諸如通過正ESD事件)引起的裝置10的載流子濃度。這描述參考了圖1到圖3。
[0021]半導體區域29形成在形成層33的摻雜物與襯底25的摻雜物的界面附近以形成二極管18。在一些實施方案中，襯底25被形成為具有P型導電性且其摻雜濃度不小于大約I X IO19個原子/立方厘米且通常在大約I X IO19個原子/立方厘米和I X IO21個原子/立方厘米之間。在一些實施方案中，半導體區域29被形成為N型區域，其峰值摻雜濃度不小于大約I X IO19個原子/立方厘米且通常在大約I X IO19個原子/立方厘米和I X IO21個原子/立方厘米之間。此外，區域29的厚度可小于一微米且通常在約一和三(I到3)微米之間。除了區域29和襯底25的高濃度以外，還因區域29的厚度小，所以當裝置10接收從端子11到端子12的正電壓時，所述電壓導致載流子濃度受制于區域29內的小的高密度區和與襯底25的界面附近處。載流子和摻雜物的這個高濃度為齊納二極管18提供非常明顯的過渡或拐點且允許對二極管18的擊穿電壓或齊納電壓進行非常精確的控制。二極管18的擊穿電壓或齊納電壓可通過改變區域29和/或襯底25的載流子濃度或載流子分布而調整。這可允許精確地控制擊穿電壓而用于諸如5伏或12伏或24伏(5V、12V、24V)擊穿電壓應用的具體應用。
[0022]層33可被形成為具有較低峰值摻雜濃度，其為小于區域29的摻雜濃度且通常在約I X IO13個原子/立方厘米和I X IO17個原子/立方厘米之間的至少一個數量級。層33和區域29可通過已經為本領域技術人員所熟知的多種方法形成在襯底25上。例如，由虛線26所示的薄N型外延層可形成在襯底25上作為層33的第一部分。這第一部分可被摻雜以形成區域29。之后，可形成層33的剩余部分。
[0023]可形成隔離溝槽35、隔離溝槽37、隔離溝槽39和隔離溝槽40以便將將要形成二極管14和二極管20的層33的部分與將要形成二極管15和二極管21的層33的部分隔離。隔離溝槽35和隔離溝槽40都延伸穿過層33和區域29的一部分。隔離溝槽37和隔離溝槽39都延伸穿過層33和襯底25的一部分。在一些實施方案中，隔離溝槽35、隔離溝槽37、隔離溝槽39和隔離溝槽40每個的深度大約相同。在一些實施方案中，隔離溝槽35、隔離溝槽37、隔離溝槽39和隔離溝槽40在制造裝置的過程期間每個可大約同時形成。
[0024]隔離溝槽38圍繞區域29、隔離溝槽35和隔離溝槽40，且可減小區域29和晶粒的剩余部分之間的泄漏。在一些實施方案中，隔離溝槽38、隔離溝槽35和隔離溝槽40的深度大約相同。隔離溝槽38是可選的，且因此裝置10的一些實施方案不包括隔離溝槽38。在一些實施方案中，隔離溝槽35、隔離溝槽37、隔離溝槽39、隔離溝槽38和隔離溝槽40在制造裝置的過程期間每個可大約同時形成。
[0025]溝槽35、溝槽37、溝槽38、溝槽39和溝槽40通常通過從層33的頂面、穿過層33，且延伸到襯底25或區域29的任一個中形成開口而形成。溝槽35、溝槽37、溝槽38、溝槽39和溝槽40諸如通過沿著溝槽的側壁和底部形成電介質襯墊30和用電介質或用摻雜或未摻雜聚硅填充剩余開口而具有隔離件。本領域技術人員已經熟知形成溝槽35、溝槽37、溝槽38、溝槽39和溝槽40的方法。溝槽35可被形成封閉多邊形，其周邊具有圍封區域29的一部分的開口，因此，溝槽35可被視為多連接域。類似地，溝槽37、溝槽38、溝槽39和溝槽40中的每個可被視為多連接域且可為封閉多邊形。溝槽35、溝槽37、溝槽38、溝槽39和溝槽40中的每個可被視為使圍封部分和裝置10的其它部分之間的電耦合最小化的阻擋結構。
[0026]二極管14包括以與襯底25相同的導電性形成在層33的表面上的摻雜區域42。區域42被形成為延伸到層33中且覆蓋區域29。區域42可經過定位使得區域42的周邊，諸如形成在層33的表面上的周邊，完全被溝槽35和(視需要)溝槽38圍繞。在一些實施方案中，溝槽35是一個形成在區域42周圍的連續溝槽。由于溝槽35延伸穿過層33，所以其減小層33與區域42耦合的量，從而幫助增加電容線性度。
[0027]類似地，二極管20包括以與襯底25相同的導電性形成在層33的表面上的摻雜區域48。區域48被形成為延伸到層33中且覆蓋區域29。區域48可經過定位使得區域48的周邊，諸如形成在層33的表面上的周邊，完全被溝槽40和(視需要)溝槽38圍繞。在一些實施方案中，溝槽40是一個形成在區域48周圍的連續溝槽。由于溝槽40延伸穿過層33，所以其減小層33與區域48耦合的量，從而幫助增加電容線性度。
[0028]區域42和區域48的峰值摻雜濃度通常大于層33的峰值摻雜濃度且可大約等于襯底25的峰值摻雜濃度。區域42和區域48通常被形成為從表面延伸不大于約二(2)微米且通常為約十分之一到二(0.1到2)微米的距離到層33中。區域42和層33之間以及還有區域48和層33之間的大差分摻雜濃度和區域42和48的淺深度幫助提供具有非常小的零偏壓電容的各自二極管14和二極管20。二極管14和二極管20的這極小零偏壓電容幫助形成裝置10的小零偏壓電容，如前文所示。在一些實施方案中，二極管14、二極管18和二極管20中的每個在零偏壓的電容可小于約0.4皮法且二極管14、二極管18和二極管20的等效串聯電容形成裝置10的不大于約0.2皮法且通常不大于約0.1皮法的電容。
[0029]摻雜區域49以與襯底25相反的導電性形成在層33中以形成二極管21。類似地，摻雜區域41以與襯底25相反的導電性形成在層33中以形成二極管15。區域41和區域49形成在層33的表面上且可延伸與區域42和區域48大約相同的距離到層33中。然而，區域41和區域49未覆蓋區域29。區域41經過定位使得區域41的周邊，諸如在層33的表面上的周邊，完全被溝槽37圍繞，且區域49經過定位使得區域49的周邊，諸如在層33的表面上的周邊，完全被溝槽39圍繞。溝槽37和溝槽39中的每個通常被形成為一個連續的溝槽。由于溝槽37和溝槽38延伸穿過層33，所以其減小層33與各自區域41和區域49耦合的量，從而幫助減小各自的二極管15和21的電容。在一些實施方案中，區域41和區域49的峰值摻雜濃度大于層33的峰值摻雜濃度且可大約等于襯底25的峰值摻雜濃度。
[0030]區域42和區域48 —般與區域29隔開幫助最小化二極管15和21的電容的距離。間隔一般是大約二到二十(2到20)微米。層33在區域42和區域29之間且在區域48和區域29之間的部分形成各自的二極管14和二極管20的漂移區域。層33的漂移區域的厚度一般是至少約2微米以便減少寄生晶體管的形成并確保裝置10不在穿通操作區域中操作。
[0031]圖4是裝置10的一個實例的放大部分平面圖。區域41由隔離溝槽37圍封，而區域49由隔離溝槽39圍封。隔離溝槽35圍封區域42，而隔離溝槽40圍封區域48。隔離溝槽38圍封區域29、區域42和區域48。
[0032]回到圖2，可選的摻雜區域44可以與襯底25相反的導電性形成在層33中。區域44通常被形成來覆蓋區域29且被定位在區域42和區域48之間，因此，區域44視需要在由溝槽38形成的多連接域內。區域44可延伸與區域42和區域48大約相同的距離到層33中。在一些實施方案中，區域44可省略。裝置10可不具有導電性與襯底25相同且被定位在二極管14和區域29之間(因此在區域42和區域29之間)的摻雜區域。
[0033]當裝置10在相對于端子12的端子11上接收正ESD電壓時，二極管14和二極管21被正向偏壓且二極管15和二極管20被反向偏壓。由于這些耗盡區域，層33中的載流子密度從零偏壓狀況進一步減小，這幫助進一步減小裝置10的電容。裝置10在零偏壓處的電容一般小于約0.4皮法且裝置10的等效串聯電容不大于約0.2皮法且可不大于約0.1皮法。
[0034]當裝置10在相對于端子12的端子11上接收負電壓時，二極管20和二極管15被正向偏壓且二極管14和二極管21被反向偏壓。由于這些耗盡區域，層33中的載流子密度從零偏壓狀況進一步減小，這幫助進一步減小裝置10的電容。應注意對于這兩個ESD放電事件，ESD電流是流進且流出襯底25的頂面和層33。ESD電流不流過襯底25的底面，因此，襯底25的底面一般具有浮動電勢。
[0035]電介質51可形成在層33的表面上。開口一般經形成穿過電介質51而暴露區域41、區域42、區域48和區域49的部分。可將導體52涂敷成與區域41和區域42都電接觸。可將導體53涂敷成與區域48和區域49都電接觸。導體52和導體53可隨后連接到各自的端子11和端子12。由于裝置10的ESD電流不流過襯底25的底面，所以導體一般不被涂敷到襯底25。
[0036]當靜電放電發生時，一般存在在短暫時段內發生的大電壓和電流尖峰。一般來說，峰值電流和峰值電壓在數納秒(通常小于二納秒(2納秒))時段內發生且可持續僅約一納秒(I納秒)。電流通常減小到穩定狀態持續另一時間間隔(通常為約二十(20)納秒)且在另一二十到四十(20到40)納秒內緩慢減小。電流的峰值可在一到三十安培(I到30安培)之間且峰值電壓可在兩千和三千伏(2000到3000V)之間。裝置10的元件的尺寸和響應時間可被配置為對在峰值電壓的時間間隔期間的電壓作出響應且傳導峰值電流。在端子11和端子12之間的ESD事件期間，二極管14和二極管21中的任一個被串聯連接且二極管15和二極管20被串聯連接，有效電容是總的串聯電容。由于串聯電容器產生的電容小于最小的電容，所以低電容確保裝置10的電容低至足以使裝置10對ESD事件作出響應且在峰值ESD電壓和電流之間傳導ESD電流。
[0037]圖5示意性地示出ESD裝置55的電路表示的一部分的實施方案，其是圖1到圖4中描繪的裝置10的替代實施方案。裝置55的電路圖表類似于裝置10的電路圖表，除裝置55包括額外通道以外。通道46與通道16并聯且通道47與通道22并聯。通道46包括串聯連接的P-N 二極管75和P-N 二極管76，所述二極管具有連接到二極管75和二極管76的共同節點的端子77。而且，通道47包括串聯連接的P-N 二極管79和P-N 二極管80，所述二極管具有連接到二極管79和二極管80的共同節點的端子81。
[0038]熟練技術人員在本申請的教導引導下應明白如圖1到圖4中描繪的裝置10可被容易地修改為包括如圖5中所描繪的裝置55的通道46和通道47。二極管75和二極管79可類似于二極管14和二極管20和相應的區域42和區域48被形成覆蓋區域29的摻雜區域。二極管75和二極管79所使用的摻雜區域的每個可在由分別類似于溝槽35和溝槽40的隔離溝槽形成的單獨封閉結構(例如，多邊形)內。為了形成二極管75和二極管79，區域29可被制成較大，諸如在可與圖3所示的頁面垂直(或與圖4中的頁面平行)的方向上延伸。隔離溝槽38可圍繞擴展區域29，以及對應于二極管14、二極管20、二極管75和二極管79的區域。或者，類似于區域29的另一區域可形成在襯底25上且電連接到區域29。因此，區域29或類似于區域29的額外區域可將二極管75和二極管79的陰極連接到二極管18的陰極。二極管76和二極管80將形成在層33中且不覆蓋區域29。二極管76和二極管80所使用的摻雜區域中的每個可在由類似于溝槽37和溝槽39的隔離溝槽形成的單獨封閉結構(例如，多邊形)內。因此，二極管76和二極管80的陽極將通過襯底25連接到二極管18的陽極。
[0039]圖6示出ESD裝置60的橫截面部分，其作為在圖1到圖4的描述中說明的裝置10的替代實施方案。裝置60類似于裝置10，除還包括端子19以外。
[0040]導體54連接到端子19且提供到區域44的低電阻連接。裝置60視需要包括從區域44延伸到區域29的多個導體56。導體56可減小導體54和二極管18的陰極之間的連接的電阻。本領域技術人員在本申請的教導的引導下應明白導體56可提供減小的電阻，而不完全延伸穿過層33到達區域29。在一些實施方案中，導體56可朝區域29延伸與層33的表面相距的距離的至少一半且還可延伸遠至接觸區域29的距離。導體56可通過制作從表面延伸穿過層33以暴露區域29的一部分的開口而形成。之后，開口以導體填充，諸如摻雜聚娃，以形成導體56。在另一實施方案中，可形成導體56的開口可在側壁上但非在底面上具有電介襯墊。省略底部上的襯墊有利于與區域29形成電連接。導體56是可選的且因此裝置60的一些實施方案不包括從區域44延伸到區域29的導體。
[0041]如圖6所示，裝置60不包括圍繞區域29的隔離溝槽38。
[0042]導體54還提供到延伸穿過層33進入區域29中的傳導區域87的低電阻連接。隔離區域91圍繞區域29的一部分且延伸穿過層33且進入區域29的一部分中。隔離溝槽93可圍繞含有裝置60的整個晶粒以防止裝置60泄漏。在一些實施方案中，隔離溝槽91和隔離溝槽93的深度與隔離溝槽37大約相同。隔離溝槽93延伸穿過層33且進入襯底25的一部分中。隔離溝槽93可圍繞含有裝置60的整個晶粒以防止裝置60泄漏。
[0043]裝置還包括圍繞溝槽37且延伸穿過層33并進入區域29的一部分中的隔離溝槽95。在一些實施方案中，隔離溝槽37的深度與隔離溝槽95相同。類似地，隔離溝槽97圍繞隔離溝槽39且延伸穿過層33并且進入區域29的一部分中。在一些實施方案中，溝槽97的深度可與溝槽39相同。
[0044]裝置60可如圖5所描繪被容易地修改為包括通道46和通道47。例如，區域29可被制成較大，諸如在將與圖6所示的頁面垂直的方向上延伸以形成二極管75和79。區域33還可被制成更大以包括二極管76和二極管80。
[0045]圖7是裝置60的一個實例的放大平面圖。裝置60通常被構造為與如圖4所描繪的裝置10相同。隔離溝槽93圍繞導電區域87、區域41、區域42、區域44、區域48和區域49。導電區域54被布置在區域42和區域48之間，且導電區域54還沿著鄰近于溝槽91的晶粒的周邊延伸。如所示，裝置60不包括圍繞隔離溝槽35和隔離溝槽40的隔離溝槽38。然而，在一些實施方案中，裝置60可包括如圖3到圖4中針對裝置10所描繪的隔離溝槽38。
[0046]圖8示出ESD裝置110的一個實例的一部分的橫截面圖。裝置110具有類似于圖2中的裝置10的構造，除裝置110包括兩個齊納二極管:齊納二極管104和齊納二極管106以外。齊納二極管104被形成在半導體區域100與半導體襯底25的界面上。齊納二極管106也被形成在半導體區域102與半導體襯底25的界面上。區域100被隔離溝槽108圍繞，而區域102被隔離溝槽109圍繞。因此，區域100和區域102被電隔離以形成單獨的齊納二極管。[0047]從全部前述內容中，本領域技術人員可確定根據一個實施方案，ESD裝置包括:具有第一導電類型且具有第一摻雜濃度的半導體襯底，半導體襯底具有第一表面和第二表面；具有第二導電類型且在半導體襯底的第一表面上的第一半導體層，其中第一半導體層具有布置在半導體襯底的第一表面和半導體層的第二表面之間的第一表面，且其中第一半導體層具有第二摻雜濃度；具有第二導電類型且定位在第一半導體層的第一部分和半導體襯底的第一表面之間的第一半導體區域，第一半導體區域形成具有半導體襯底的摻雜物的齊納二極管；第一 P-N 二極管，其形成在第一半導體層中且覆蓋第一半導體區域的第一部分，其中第一 P-N 二極管在第一隔離溝槽外部；第一隔離溝槽，其從第一半導體層的第二表面延伸到第一半導體區域的一部分中，第一隔離溝槽形成圍繞第一 P-N 二極管和覆蓋第一半導體區域的第一半導體層的第二部分的封閉結構；第二 P-N 二極管，其形成在第一半導體層中且與第一半導體區域側向移位，其中第二 P-N 二極管在第一隔離溝槽外部。
[0048]從全部前述內容中，本領域技術人員可確定根據一個實施方案,一種制造ESD裝置的方法，其包括:提供具有第一導電類型且具有第一摻雜濃度的半導體襯底，半導體襯底具有第一表面和第二表面；在半導體襯底的第一表面上形成具有第二導電類型且具有小于第一摻雜濃度的第二摻雜濃度的第一半導體層，第一半導體層具有布置在半導體襯底的第一表面和半導體層的第二表面之間的第一表面；形成具有第二導電類型且定位在第一半導體層的第一部分和半導體襯底的第一表面之間的第一半導體區域，其中齊納二極管由第一半導體區域形成；在覆蓋第一半導體區域的第一半導體層的第二部分中形成第一摻雜區域，其中第一摻雜區域具有第一導電性，且其中第一摻雜區域和第一半導體層一起形成P-N二極管；在與第一摻雜區域和第一半導體區域側向移位的第一半導體層的第三部分中形成第二摻雜區域，其中第一摻雜區域具有第二導電性，且其中第二摻雜區域和第一半導體層一起形成P-N 二極管；且形成從第一半導體層的第二表面延伸到第一半導體區域的一部分中的第一隔離溝槽，所述第一隔離溝槽具有圍繞經過摻雜的第一區域和覆蓋第一半導體區域的第一半導體層的第四部分的封閉結構。
[0049]項目1.一種ESD裝置，其包括:具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面；具有第二導電類型且在所述半導體襯底的所述第一表面上的第一半導體層，其中所述第一半導體層具有布置在所述半導體襯底的所述第一表面和所述半導體層的第二表面之間的第一表面，且其中所述第一半導體層具有第二摻雜濃度；具有所述第二導電類型且定位在所述第一半導體層的第一部分和所述半導體襯底的所述第一表面之間的第一半導體區域，所述第一半導體區域以所述半導體襯底的摻雜物形成齊納二極管；第一 P-N 二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第一部分；第一隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第一隔離溝槽形成圍繞所述第一 P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第二部分的封閉結構；和第二 P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第二 P-N 二極管在所述第一隔離溝槽外部。
[0050]項目2.根據項目I所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第二隔離溝槽，所述第二隔離溝槽形成圍繞所述第二 P-N 二極管的封閉結構，其中所述第一 P-N 二極管在所述第二隔離溝槽外部。[0051]項目3.根據項目I所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第三隔離溝槽，所述第三隔離溝槽形成圍繞所述第一半導體區域和所述第一 P-N 二極管的封閉結構。
[0052]項目4.根據項目3所述的ESD裝置，其中所述第一隔離溝槽的深度大約與所述第三隔離溝槽的深度相同。
[0053]項目5.根據項目I所述的ESD裝置，其中所述第一摻雜濃度不小于大約IXlO19個原子/立方厘米且所述第二摻雜濃度不大于大約IXIO17個原子/立方厘米。
[0054]項目6.根據項目I所述的ESD裝置，其還包括形成在所述第一半導體層的表面上且覆蓋所述第一半導體區域的第二部分的具有所述第二導電類型的第一摻雜區域，其中所述第一摻雜區域與所述第一 P-N 二極管側向分離。
[0055]項目7.根據項目6所述的ESD裝置，其還包括在所述第一半導體層的所述表面處與所述第一摻雜區域形成電接觸的第一導體。
[0056]項目8.根據項目7所述的ESD裝置，其還包括具有所述第二導電類型的多個導體，所述導體的摻雜濃度大于所述第二摻雜濃度，所述多個導體從所述第一摻雜區域延伸穿過所述第一半導體層到達所述第一半導體區域。
[0057]項目9.根據項目8所述的ESD裝置，其還包括第二導體和從所述第二導體延伸穿過所述第一半導電層到達所述半導體襯底的具有所述第二導電類型的傳導區域，其中所述傳導區域的摻雜濃度大于所述第二摻雜濃度，且其中所述第二導體區域在所述第一隔離溝槽外部。
[0058]項目10.根據項目9所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底內的所述傳導區域的一部分中的第四隔離溝槽，所述第四隔離溝槽形成圍繞所述傳導區域的一部分的封閉結構，其中所述第一 P-N 二極管和所述第二P-N 二極管在所述第四隔離溝槽外部。
[0059]項目11.根據項目10所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第五隔離溝槽，所述第五隔離溝槽形成圍繞所述傳導區域、所述第一 P-N 二極管、所述第二 P-N 二極管和所述第一半導電區域的封閉結構。
[0060]項目12.—種形成ESD裝置的方法，其包括:
[0061]提供具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面；
[0062]在所述半導體襯底的所述第一表面上形成具有第二導電類型且具有小于所述第一摻雜濃度的第二摻雜濃度的第一半導體層，所述第一半導體層具有布置在所述半導體襯底的所述第一表面和所述半導體層的第二表面之間的第一表面；
[0063]形成具有所述第二導電類型且定位在所述第一半導體層的第一部分和所述半導體襯底的所述第一表面之間的第一半導體區域，其中通過所述第一半導體區域形成齊納二極管；
[0064]在覆蓋所述第一半導體區域的所述第一半導體層的第二部分中形成第一摻雜區域，其中所述第一摻雜區域具有所述第一導電性，且其中所述第一摻雜區域和所述第一半導體層一起形成P-N 二極管；
[0065]在與所述第一摻雜區域和所述第一半導體區域側向移位的所述第一半導體層的第三部分中形成第二摻雜區域，其中所述第一摻雜區域具有所述第二導電性，且其中所述第二摻雜區域和所述第一半導體層一起形成P-N 二極管；和
[0066]形成第一隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第一隔離溝槽具有圍繞所述第一摻雜區域和覆蓋所述第一半導體區域的所述第一半導體層的第四部分的封閉結構。
[0067]項目13.根據項目12所述的方法，其中所述第一摻雜濃度不小于大約I X IO19個原子/立方厘米且所述第二摻雜濃度不大于大約IXIO17個原子/立方厘米。
[0068]項目14.根據項目12所述的方法，其還包括形成第二隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第二隔離溝槽形成圍繞所述第二摻雜區域和覆蓋所述半導體襯底的所述第一半導體層的第五部分的封閉結構，其中所述第一摻雜區域在所述第二隔離溝槽外部。
[0069]項目15.根據項目12所述的方法，其還包括在覆蓋所述第一半導體區域的第一部分的所述第一半導體層的表面上形成具有所述第二導電類型的第三摻雜區域，其中所述第三摻雜區域與所述第一摻雜區域側向分離。
[0070]項目16.根據項目15所述的方法，其還包括在所述第一半導體層的所述表面處形成與所述第三摻雜區域電接觸的第一導體。
[0071]項目17.根據項目16所述的方法，其還包括形成具有所述第二導電類型的多個導體，所述多個導體的摻雜濃度大于所述第二摻雜濃度，所述多個導體從所述第三摻雜區域延伸穿過所述第一半導體層到達所述第一半導體區域。
[0072]項目18.根據項目17所述的方法，其還包括形成第二導體和形成具有所述第二導電類型的傳導區域，所述傳導區域從所述第二導體延伸穿過所述第一半導體層到達所述半導體襯底，其中所述傳導區域的摻雜濃度大于所述第二摻雜濃度，且其中所述第二導體區域在所述第一隔離溝槽外部。
[0073]項目19.根據項目18所述的方法，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底內的所述傳導區域的一部分中的第四隔離溝槽，所述第四隔離溝槽形成圍繞所述傳導區域的一部分的封閉結構，其中所述第一 P-N 二極管和所述第二 P-N 二極管在所述第四隔離溝槽外部。
[0074]項目20.—種ESD裝置，其包括:具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面；具有第二導電類型且在所述半導體襯底的所述第一表面上的第一半導體層，其中所述第一半導體層具有布置在所述半導體襯底的所述第一表面和所述半導體層的第二表面之間的第一表面，且其中所述第一半導體層具有第二摻雜濃度；具有所述第二導電類型且定位在所述第一半導體層的第一部分和所述半導體襯底的所述第一表面之間的第一半導體區域，所述第一半導體區域以所述半導體襯底的摻雜物形成齊納二極管；第一 P-N 二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第一部分；第一隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第一隔離溝槽形成圍繞所述第一 P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第二部分的封閉結構；第二 P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第二 P-N 二極管在所述第一隔離溝槽外部；第二隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第二隔離溝槽形成圍繞所述第二 P-N 二極管的封閉結構，其中所述第一P-N二極管在所述第二隔離溝槽外部；第三P-N二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第二部分，其中所述第三P-N 二極管與所述第一 P-N二極管側向移位；第三隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第三隔離溝槽形成圍繞所述第三P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第三部分的封閉結構，其中所述第一 P-N 二極管和所述第二 P-N 二極管在所述第三隔離溝槽外部；第四P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第四P-N 二極管在所述第一隔離溝槽、所述第二隔離溝槽和所述第三隔離溝槽外部；第四隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第四隔離溝槽形成圍繞所述第四P-N 二極管的封閉結構，其中所述第一 P-N 二極管、所述第二 P-N 二極管和所述第三P-N 二極管在所述第四隔離溝槽外部；具有所述第二導電類型的第一摻雜區域，其形成在所述第一半導體層的表面上且覆蓋所述第一半導體區域的第三部分，其中所述第一摻雜區域與所述第一P-N 二極管和所述第三P-N 二極管側向分離；第一導體，其電連接到所述第一摻雜區域；第五隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第五隔離溝槽形成圍繞所述第一 P-N 二極管、所述第二 P-N 二極管、所述第三P-N二極管和第四P-N 二極管的封閉結構；和第六隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第六隔離溝槽形成圍繞所述第五隔離溝槽的封閉結構。
[0075]鑒于全部上述內容，顯然的是公開了一種新穎的裝置和方法。除此之外，還包括形成深度減小的隔離溝槽使得兩個或更多個端子可共享單個齊納二極管。此外，公開了可減小組件之間的泄漏的額外隔離溝槽。
[0076]雖然本發明的主體以特定優選實施方案和示例性實施方案描述，但是前述圖和其描述僅描繪主題的典型實施方案且因此將不被認為限制其范疇，顯然的是本領域技術人員將明白許多替代和變動。
【權利要求】
1.一種ESD裝置，其包括:
具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面； 具有第二導電類型且在所述半導體襯底的所述第一表面上的第一半導體層，其中所述第一半導體層具有布置在所述半導體襯底的所述第一表面和所述半導體層的第二表面之間的第一表面，且其中所述第一半導體層具有第二摻雜濃度； 具有所述第二導電類型且定位在所述第一半導體層的第一部分和所述半導體襯底的所述第一表面之間的第一半導體區域，所述第一半導體區域以所述半導體襯底的摻雜物形成齊納二極管； 第一 P-N 二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第一部分； 第一隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第一隔離溝槽形成圍繞所述第一 P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第二部分的封閉結構；和 第二 P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第二 P-N 二極管在所述第一隔離溝槽外部。
2.根據權利要求1所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第二隔離溝槽，所述第二隔離溝槽形成圍繞所述第二P-N 二極管的封閉結構，其中所述第一 P-N 二極管在所述第二隔離溝槽外部。
3.根據權利要求1所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第三隔離溝槽，所述第三隔離溝槽形成圍繞所述第一半導體區域和所述第一 P-N 二極管的封閉結構。
4.根據權利要求1所述的ESD裝置，其還包括形成在所述第一半導體層的表面上且覆蓋所述第一半導體區域的第二部分的具有所述第二導電類型的第一摻雜區域，其中所述第一摻雜區域與所述第一 P-N 二極管側向分離。
5.根據權利要求4所述的ESD裝置，其還包括在所述第一半導體層的所述表面處與所述第一摻雜區域形成電接觸的第一導體。
6.根據權利要求5所述的ESD裝置，其還包括具有所述第二導電類型的多個導體，所述導體的摻雜濃度大于所述第二摻雜濃度，所述多個導體從所述第一摻雜區域延伸穿過所述第一半導體層到達所述第一半導體區域。
7.根據權利要求6所述的ESD裝置，其還包括第二導體和從所述第二導體延伸穿過所述第一半導電層到達所述半導體襯底的具有所述第二導電類型的傳導區域，其中所述傳導區域的摻雜濃度大于所述第二摻雜濃度，且其中所述第二導體區域在所述第一隔離溝槽外部。
8.根據權利要求7所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底內的所述傳導區域的一部分中的第四隔離溝槽，所述第四隔離溝槽形成圍繞所述傳導區域的一部分的封閉結構，其中所述第一 P-N 二極管和所述第二 P-N 二極管在所述第四隔離溝槽外部。
9.根據權利要求8所述的ESD裝置，其還包括從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中的第五隔離溝槽，所述第五隔離溝槽形成圍繞所述傳導區域、所述第一 P-N 二極管、所述第二 P-N 二極管和所述第一半導電區域的封閉結構。
10.一種ESD裝置，其包括: 具有第一導電類型且具有第一摻雜濃度的半導體襯底，所述半導體襯底具有第一表面和第二表面； 具有第二導電類型且在所述半導體襯底的所述第一表面上的第一半導體層，其中所述第一半導體層具有布置在所述半導體襯底的所述第一表面和所述半導體層的第二表面之間的第一表面，且其中所述第一半導體層具有第二摻雜濃度； 具有所述第二導電類型且定位在所述第一半導體層的第一部分和所述半導體襯底的所述第一表面之間的第一半導體區域，所述第一半導體區域以所述半導體襯底的摻雜物形成齊納二極管； 第一 P-N 二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第一部分； 第一隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第一隔離溝槽形成圍繞所述第一 P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第二部分的封閉結構； 第二 P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第二 P-N 二極管在所述第一隔離溝槽外部； 第二隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第二隔離溝槽形成圍繞所述第二 P-N 二極管的封閉結構，其中所述第一 P-N 二極管在所述第二隔離溝槽外部；` 第三P-N 二極管，其形成在所述第一半導體層中且覆蓋所述第一半導體區域的第二部分，其中所述第三P-N 二極管與所述第一 P-N 二極管側向移位； 第三隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第三隔離溝槽形成圍繞所述第三P-N 二極管和覆蓋所述第一半導體區域的所述第一半導體層的第三部分的封閉結構，其中所述第一 P-N 二極管和所述第二 P-N 二極管在所述第三隔離溝槽外部； 第四P-N 二極管，其形成在所述第一半導體層中且與所述第一半導體區域側向移位，其中所述第四P-N 二極管在所述第一隔離溝槽、所述第二隔離溝槽和所述第三隔離溝槽外部; 第四隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第四隔離溝槽形成圍繞所述第四P-N二極管的封閉結構，其中所述第一P-N二極管、所述第二 P-N 二極管和所述第三P-N 二極管在所述第四隔離溝槽外部； 具有所述第二導電類型的第一摻雜區域，其形成在所述第一半導體層的表面上且覆蓋所述第一半導體區域的第三部分，其中所述第一摻雜區域與所述第一 P-N 二極管和所述第三P-N 二極管側向分離； 第一導體，其電連接到所述第一摻雜區域； 第五隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述第一半導體區域的一部分中，所述第五隔離溝槽形成圍繞所述第一 P-N 二極管、所述第二 P-N 二極管、所述第三P-N 二極管和第四P-N 二極管的封閉結構；和 第六隔離溝槽，其從所述第一半導體層的所述第二表面延伸到所述半導體襯底的一部分中，所述第六隔離溝槽形 成圍繞所述第五隔離溝槽的封閉結構。
【文檔編號】H01L27/08GK103779349SQ201310480455
【公開日】2014年5月7日 申請日期:2013年10月15日 優先權日:2012年10月17日
【發明者】S·M·埃特爾, D·D·馬里羅, S·C·沙斯特瑞 申請人:半導體元件工業有限責任公司