具有不均勻p型雜質分布的mos器件的制作方法
【專利摘要】本發明提供了具有不均勻P型雜質分布的MOS器件，其中，一種集成電路結構包括半導體襯底、位于半導體襯底之上的柵極堆疊件和延伸至半導體襯底中的開口，其中，開口與柵極堆疊件相鄰。硅鍺區被設置在開口中，其中，硅鍺區具有第一p型雜質濃度。基本上不含鍺的硅罩覆蓋硅鍺區。硅罩具有高于第一p型雜質濃度的第二p型雜質濃度。
【專利說明】具有不均勻P型雜質分布的MOS器件
【技術領域】
[0001 ] 本發明總的來說涉及集成電路，更具體地，涉及具有不均勻P型雜質分布的MOS器件。
【背景技術】
[0002]金屬氧化物半導體(MOS)器件是集成電路的關鍵元件。MOS器件的性能影響其所在整個集成電路的性能。因此，研究提升MOS器件性能的方法。
【發明內容】
[0003]根據本發明的一個方面，提供了一種集成電路結構，包括:半導體襯底；位于半導體襯底之上的柵極堆疊件；延伸至半導體襯底中的開口，其中，開口鄰近柵極堆疊件；位于開口中的硅鍺區，硅鍺區具有第一 P型雜質濃度；以及位于硅鍺區之上的基本上不含鍺的硅罩，硅罩具有大于第一 P型雜質濃度的第二 P型雜質濃度。
[0004]優選地，硅鍺區的一部分與硅罩相接觸，且硅鍺區的一部分在包含硅鍺區和硅罩的金屬氧化物半導體(MOS)器件的所有源極和漏極區中具有最高的P型雜質濃度。
[0005]優選地，該集成電路結構還包括延伸到硅罩中的硅化物區，硅罩包括位于硅化物區的側面并與硅化物區在同一水平面上的第一部分。
[0006]優選地，硅化物區具有高于第一 P型雜質濃度的第三P型雜質濃度。
[0007]優選地，該集成電路結構還包括延伸到硅罩和硅鍺區中的硅化物區。
[0008]優選地，從硅罩的頂部到硅鍺區的底部，P型雜質濃度逐漸降低。
[0009]優選地，硅鍺區還包括上部和下部，且上部的P型雜質濃度高于下部的P型雜質濃度。
[0010]根據本發明的另一方面，提供了一種集成電路結構，包括:半導體襯底；位于半導體襯底之上的柵極堆疊件，其中，柵極堆疊件包含在金屬氧化物半導體(MOS)器件之中；延伸至半導體襯底中的MOS器件的源極/漏極區，其中，源極/漏極區包括第一硅鍺區和位于第一硅鍺區之上的第二硅鍺區，第一硅鍺區具有第一鍺百分比，第二硅鍺區具有大于第一鍺百分比的第二鍺百分比；以及位于第二硅鍺區之上并與第二硅鍺區接觸的硅罩，硅罩在源極/漏極區中具有最高的P型雜質濃度。
[0011]優選地，最高的P型雜質濃度高于約lE21/cm3。
[0012]優選地，硅罩基本上不含鍺。
[0013]優選地，該集成電路結構還包括延伸至硅罩中的硅化物區，硅罩包括位于硅化物區的側面并與硅化物區在同一水平面上的第一部分。
[0014]優選地，硅化物區具有的P型雜質濃度高于第二硅鍺區的P型雜質濃度。
[0015]優選地，第二硅鍺區的P型雜質濃度高于第一硅鍺區的P型雜質濃度。
[0016]根據本發明的又一方面，提供了一種方法，包括:在半導體襯底上方形成柵極堆疊件；形成延伸至半導體襯底中的開口，開口位于柵極堆疊件的側面；執行第一外延以在開口中生長第一硅鍺區，其中，在第一外延期間，第一硅鍺區被原位摻雜至第一 P型雜質濃度；以及執行第二外延以在第一硅鍺區之上生長基本上不含鍺的硅罩，其中，在第二外延期間，硅罩被原位摻雜至高于第一 P型雜質濃度的第二 P型雜質濃度。
[0017]優選地，該方法還包括:在第一外延之前，執行第三外延以在第一硅鍺區下方生長第二硅鍺區，第二硅鍺區比第一硅鍺區具有更高的鍺百分比，其中，在第三外延期間，第二硅鍺區被原位摻雜至低于第一 P型雜質濃度的第三P型雜質濃度。
[0018]優選地，該方法還包括:在第一外延之前，執行第三外延以在第一硅鍺區下方生長第二硅鍺區，其中，在第三外延期間，基本上沒有摻雜P型雜質。
[0019]優選地，第二 P型雜質濃度與第一 P型雜質濃度的比值大于10。
[0020]優選地，在第二外延期間，沒有鍺被引入到硅罩中。
[0021]優選地，該方法還包括:在形成硅罩后，在柵極堆疊件和硅罩上方形成層間電介質(ILD);在ILD中形成接觸開口，其中，硅罩暴露于接觸開口 ；在形成接觸開口后，對硅罩執行硅化；以及以導電材料填充接觸開口。
[0022]優選地，在硅化之后，硅罩的一部分仍未被硅化，并且在硅化期間，第一硅鍺區的一部分被娃化。
【專利附圖】
【附圖說明】
[0023]為了更好地理解實施例及其優點，現在將結合附圖所進行的以下描述作為參考，其中:
[0024]圖1至圖10是根據一些示例實施例的制造金屬氧化物半導體(MOS)器件的中間階段的截面圖；以及
[0025]圖11示意性示出了根據一些可選示例實施例的MOS器件中的P型雜質的示例性分布。
【具體實施方式】
[0026]下面，詳細討論本發明優選實施例的制造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例僅僅示出制造和使用本發明的具體方式，而不用于限制本公開的范圍。
[0027]在過去幾十年里，半導體器件(如金屬氧化物半導體(MOS)器件)尺寸的減小及其固有部件的減少使得集成電路的速度、性能、集成度和每單位功能成本得到持續改善。根據MOS器件的設計和其中一個固有特性，調整MOS器件的源極和漏極之間的柵極下面的溝道區的長度改變與溝道區相關的電阻，從而影響MOS器件的性能。更具體地，假設其他參數維持相對穩定，縮短溝道區的長度會降低MOS器件的源極-漏極電阻，當向MOS器件的柵極施加足夠的電壓時，可增加源極與漏極之間的電流流動。
[0028]為進一步增強MOS器件的性能，可將應力引入到MOS器件的溝道區中以提高載流子遷移率。通常，期望在η型M0S(“NM0S”)器件的溝道區中沿源極至漏極方向引入拉應力，而在P型MOS (“PM0S”)器件的溝道區中沿源極至漏極方向引入壓應力。
[0029]向PMOS器件的溝道區施加壓應力的可用方法為在源極和漏極區中生長SiGe應激源。這種方法通常包括以下步驟:在半導體襯底上形成柵極堆疊件；在柵極堆疊件的側壁上形成間隔件；沿著柵極間隔件在硅襯底中形成凹槽；在凹槽中外延生長SiGe應激源；以及退火。由于SiGe相較于硅具有較大晶格常數，因此SiGe在退火后會膨脹從而向位于源極SiGe應激源和漏極SiGe應激源之間的溝道區施加壓應力。
[0030]根據各個示例實施例提供了一種形成金屬氧化物半導體(MOS)器件的工藝。附圖中示出了形成MOS器件的中間階段。說明書中論述了實施例的變型。縱觀各個視圖和所示實施例，相同附圖編號用于標示出相同元件。
[0031]圖1不出了襯底20,其為晶圓10的一部分。襯底20可以是諸如娃襯底的塊狀半導體襯底，或者可具有諸如絕緣體上娃(SOI)結構的復合結構。可選地,襯底20也可包括含有III族、IV族和/或V族元素的其他半導體材料，這些半導體材料可包括硅鍺、硅碳和/或II1-V族化合物半導體材料。
[0032]柵極堆疊件22在襯底20之上形成，且包括柵極介電質24和柵電極26。柵極介電質24可包括氧化娃和/或具有聞k值(如聞于7)的聞k材料。棚電極26可包括常用的導電材料，如摻雜多晶娃、金屬、金屬娃化物、金屬氮化物及它們的組合。柵極堆疊件22還可包括硬掩膜28，硬掩膜28可例如含有氮化硅，然而還可使用諸如硅碳、氮氧化硅等的其他材料。
[0033]如圖2所示，可例如通過在襯底20中注入P型雜質(如硼和/或銦)形成輕摻雜漏/源極(LDD)區30。柵極堆疊件22和硬掩膜28充當注入掩膜，使得LDD區30的內邊緣分別與柵極堆疊件22的邊緣基本齊平。LDD注入可使用范圍在約IkeV和約1keV之間的能量和范圍在約lxl013/cm2和約lxl016/cm2之間的劑量實施。然而，應該理解，在整個說明書中列舉的值僅僅是示例，并可變更為不同值。LDD可以是傾斜注入(傾斜角范圍在O度與30度之間)或垂直注入。另外，還可例如通過在襯底20中注入η型雜質(如砷、磷等)而形成口袋區32。口袋注入可使用范圍在約20keV和約80keV之間的能量和范圍在約IxlO12/cm2和約lxl014/Cm2之間的劑量實施。口袋注入可以是傾斜的，其中傾斜角大于LDD注入的傾斜角。在一些實施例中，口袋注入的傾斜角在大約15度和約45度之間。
[0034]參見圖3，柵極間隔件34形成在柵極介電質24和柵電極26的側壁上。在一些實施例中，每個柵極間隔件34均包括氧化娃層(未不出)和位于氧化娃層上方的氮化娃層，其中氧化硅層的厚度可在大約15埃和大約50埃之間，而氮化硅層的厚度可在大約50埃和大約200埃之間。在另一些實施例中，柵極間隔件34包括一個或多個層，每層均包括氧化硅、氮化硅、氮氧化硅和/或其他介電材料。可用的形成方法包括等離子體增強化學汽相沉積(PECVD )、低壓化學汽相沉積(LPCVD )、次常壓化學汽相沉積(SACVD )及其他沉積方法。
[0035]仍然如圖3所示，執行各向同性蝕刻以在襯底20中形成開口 36。各向同性蝕刻可為干蝕刻，其中蝕刻氣體可從CF4、C12、NF3、SF6&它們的組合中選擇。例如，開口 36的深度Dl可在約150埃和約500埃之間。
[0036]接下來，如圖4所示，執行濕蝕刻以擴展開口 36。可例如使用羥化四甲銨(TMAH)、氫氧化鉀(KOH)溶液等來執行濕蝕刻。在一些示例性實施例中，TMAH溶液的濃度在大約1%和大約30%之間的范圍內。在濕蝕刻過程中，TMAH的溫度可在大約20°C和大約100°C之間。在濕蝕刻之后，在開口 36中形成小平面(facet)，其包括襯底20的(111)平面。在一些示例實施例中，在濕蝕刻之后，開口 36的深度D2可例如在大約300埃和大約800埃之間的范圍內。
[0037]圖5示出了外延層38的形成。在外延之前，可例如使用以基于HF的氣體或基于SiCoNi的氣體進行預清潔。預清潔可去除由于開口 36中暴露表面的自然氧化而形成的任何不期望的氧化硅。在一些實施例中，可執行高溫烘烤。在可選實施例中，可跳過烘烤步驟。高溫烘烤在有無HCl氣體的情況下均可實施。烘烤溫度可在大約700°C和大約900°C之間的范圍內。烘烤氣壓可在大約10托和大約200托之間的范圍內。烘烤時間可例如在大約30秒和大約4分鐘之間的范圍內。高溫烘烤也可去除襯底20的暴露表面(其位于開口 36中)上的自然氧化物。
[0038]如圖5所示，諸如硅鍺(SiGe)的半導體材料通過選擇性外延生長(SEG)而在開口36中外延生長，從而形成外延層38。因此，在整個說明書中，外延層38也被稱為SiGe層38。工藝氣體可包括氏、N2、二氯硅烷(DCS)、SiH4、GeH4等等。外延溫度可在大約600°C與大約900°C之間的范圍內。在一些實施例中，加入蝕刻氣體以促進在襯底20的暴露表面上而非諸如柵極間隔件34和硬掩模28的介電質上的選擇性生長。工藝氣體的氣壓可在大約10托和大約200托之間的范圍內。由此產生的SiGe層38的厚度Tl可例如在大約100埃和大約400埃之間的范圍內。
[0039]在外延期間，當生長進行時可摻雜期望的P型雜質。例如，當摻雜硼時，B2H6可包含在工藝氣體中。在一些實施例中，外延層38中的P型雜質(如硼)的雜質濃度可低于1E19/cm3。在其他實施例中，P型雜質的雜質濃度可在大約lE18/cm3和大約lE20/cm3之間的范圍內。在可選實施例中，在層38的外延期間，沒有原位摻雜P型雜質或基本上沒有摻雜雜質(例如，P型雜質濃度低于1014/cm3)。外延層38可具有例如在大約10%和大約30%之間的第一鍺原子百分比，然而還可使用不同的鍺百分比。
[0040]參見圖6,外延層42通過外延進行生長。外延層42相較于外延層38具有不同的組分(包含的元素及元素的百分比)。在一些實施例中，外延層42是SiGe層，其具有的鍺原子百分比高于外延層38中的鍺原子百分比。例如，外延層42具有大約30%和大約60%之間的第二鍺原子百分比。除調整含硅氣體與含鍺氣體的比率之外，形成外延層42的工藝條件與形成外延層38的工藝條件類似。在一些實施例中，外延層42的頂面42A高于襯底20的頂面20A。外延層38和42結合形成MOS器件的部分源極區或漏極區(以及源極或漏極應激源)，MOS器件還包括一個柵極堆疊件22作為其柵極。
[0041]另外，在外延期間，在外延進行時可原位摻雜P型雜質。外延層42中的P型雜質濃度C42可高于外延層38中的P型雜質濃度。例如，P型雜質濃度C42可在大約lE20/cm3和大約8E20/cm3之間。另外，根據一些實施例，比值C42/C38可大于10，其中C42和C38分別是外延層42和38的P型雜質濃度(它們為原位摻雜而未進行額外的熱處理)。
[0042]外延層42還包括具有不同P型雜質濃度的下層和上層，其中下層和上層中均具有基本均勻的原位摻雜P型雜質濃度。圖6示意性示出了虛線43以標記外延層42的上層與下層之間的界面。另外，上層中的鍺百分比C42A高于下層中的鍺百分比C42B。在一些實施例中，P型雜質濃度比值C42A/C42B大于約5。
[0043]在一些實施例中，在外延層38和42的每一個之中，鍺百分比均基本均勻。在可選實施例中，外延層38和42中的一個或兩個都具有逐漸連續變化的鍺百分比。在對應的外延期間，含鍺前體(如GeH4)的流速可逐漸連續地改變。在這些實施例中，在鍺百分比逐漸改變的層中，其下部的鍺百分比低于上層的鍺百分比。
[0044]如圖7所示，在形成外延層42之后，通過外延形成覆蓋層44。覆蓋層44相較于外延層42具有不同的組分(包括其中包含的元素及元素的百分比)。覆蓋層44可為不包含鍺的純硅層，或者為鍺含量例如低于2%或1%的基本純的硅層。因此，在整個說明書中，覆蓋層44可選地被稱為硅罩。覆蓋層44也可為SiGe層，其中覆蓋層44的鍺濃度低于外延層42的鍺濃度。
[0045]在覆蓋層44的外延生長期間，在進行外延生長時可原位摻雜P型雜質(如硼)。在一些實施例中，覆蓋層44中的P型雜質濃度高于外延層42和38中的P型雜質濃度。覆蓋層44在相應MOS器件的外延層38和42和/或源極/漏極區的所有部分中具有最高的硼濃度，在一些示例實施例中，該最高濃度可高于約lE21/cm3。覆蓋層44中的P型雜質濃度C44與外延層42中的P型雜質濃度C42的比值大于約5。比值C44/C42 (其可為摻雜值或為隨后熱處理后的值)還可在大約5和大約15之間。在一些實施例中，P型雜質濃度C44大于約lE21/cm3，并可在大約lE21/cm3和大約8E21/cm3之間。外延層38、42和44的生長可在同一腔室中不破壞真空的條件下原位執行。
[0046]接下來，去除硬掩膜28，由此產生的結構在圖8中示出。圖8也示出了層間介電質(ILD)46的形成，其由諸如磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、摻硼磷硅酸鹽玻璃(BPSG)等的介電材料形成。可執行CMP以平整化ILD46的頂面。接下來，形成接觸開口 48(包括柵極接觸開口 48A和源極/漏極接觸開口 48B)，暴露下面的柵電極26和覆蓋層44。
[0047]圖9示出了柵極硅化物區50和源級/漏極硅化物區52的形成。硅化物區50和52可通過在包括覆蓋層44和柵電極26的暴露表面的器件上沉積金屬硅化物的薄層來形成，其中金屬硅化物如鈦、鈷、鎳、鎢等的硅化物。然后加熱晶圓10，這會在金屬與硅接觸的地方引發硅化反應。在反應之后，硅與金屬之間形成金屬硅化物層。未反應的金屬通過使用侵蝕金屬但不侵蝕硅化物的蝕刻劑選擇性地去除。由于硅化，源級/漏極硅化物區52延伸進覆蓋層44，并且可以延伸進外延層42。可選地，覆蓋層44的頂部被硅化，而覆蓋層44的底部未被娃化。在娃化之后，覆蓋層44的一部分44A仍未被娃化,其中部分44A與源級/漏極硅化物區52平齊且位于源級/漏極硅化物區52的相對側。
[0048]圖10示出了源極/漏極接觸插塞54和柵極接觸插塞56的形成，其通過下面步驟形成:將諸如鎢、銅、鋁、鈦、鈷、硅、鍺等的導電材料填充到開口 48內；然后執行CMP以使接觸插塞54和56的頂面與ILD46的頂面齊平。MOS晶體管60因此形成，其包括外延層38、42，并可能包括作為源極和極漏區的覆蓋層44的剩余部分。
[0049]圖11示意性示出了 MOS器件60的源極區和漏極區中的硼分布，其中該分布代表沿圖10中箭頭62的路徑的硼濃度。硼濃度反映了在接下來的熱處理(諸如形成上覆金屬層)之后由硼在互連結構中的擴散產生的濃度。還示出了各個區38、42、44和52。X軸表示從箭頭62的頂端開始測量的深度。Y軸表示硼的示意性濃度。由于圖11是示意性的，因此并未標記X軸和Y軸的值。如圖11所示，硼濃度在層/區44和52的頂部最高。外延層42的硼濃度低于硅罩和硅化物區52的硼濃度。外延層38的硼濃度低于外延層42的硼濃度。另外，區域38、42和44/52的斜率分別被示出為斜率68、66和64，其中斜率64大于斜率66，斜率66大于斜率68，其中斜率之間的差別是由原位摻雜的P型雜質的擴散引起的。
[0050]在本發明的實施例中，在P型雜質濃度在源級/漏極區的上部較高而在源級/漏極區的下部較低的情況下，從外延區到下面的襯底的擴散最小。因此，改善了所得MOS器件的短溝道效應(SCE)。另外，由于源級/漏極區的頂部具有增加的P型雜質濃度，因此降低了源級/漏極區中的電阻。
[0051]根據一些實施例，一種集成電路結構包括半導體襯底、位于半導體襯底之上的柵極堆疊件和延伸到半導體襯底中的開口，開口與柵極堆疊件相鄰。硅鍺區布置在開口中，其中硅鍺區具有第一P型雜質濃度。基本上不含鍺的硅罩上覆于硅鍺區。硅罩具有大于第一P型雜質濃度的第二 P型雜質濃度。
[0052]根據其他實施例，一種集成電路結構包括半導體襯底和位于半導體襯底之上的柵極堆疊件。MOS器件中包含柵極堆疊件。MOS器件的源級/漏極區延伸到半導體襯底中。源級/漏極區包括第一硅鍺區和位于第一硅鍺區之上的第二硅鍺區。第一硅鍺區具有第一鍺百分比，而第二硅鍺區具有大于第一鍺百分比的第二鍺百分比。硅罩上覆于第二硅鍺區并與其相接觸。硅罩在源級/漏極區中具有最高的P型雜質濃度。
[0053]根據其他實施例，一種方法包括在半導體襯底之上形成柵極堆疊件并形成延伸至半導體襯底中的開口。開口位于柵極堆疊件的側面。該方法進一步包括實施第一外延以在開口中生長第一硅鍺區，在第一外延期間，第一硅鍺區被原位摻雜至第一 P型雜質濃度。然后實施第二外延以在第一硅鍺區之上生長基本上不含鍺的硅罩。在第二外延期間，硅罩被原位摻雜至高于第一 P型雜質濃度的第二 P型雜質濃度。
[0054]盡管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今后開發的用于執行與根據本發明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。此外，每條權利要求構成單獨的實施例，并且多個權利要求和實施例的組合在本發明的范圍內。
【權利要求】
1.一種集成電路結構，包括: 半導體襯底； 位于所述半導體襯底之上的柵極堆疊件； 延伸至所述半導體襯底中的開口，其中，所述開口鄰近所述柵極堆疊件； 位于所述開口中的硅鍺區，所述硅鍺區具有第一 P型雜質濃度；以及位于所述硅鍺區之上的基本上不含鍺的硅罩，所述硅罩具有大于所述第一 P型雜質濃度的第二P型雜質濃度。
2.根據權利要求1所述的集成電路結構，其中，所述硅鍺區的一部分與所述硅罩相接觸，且所述硅鍺區的所述一部分在包含所述硅鍺區和所述硅罩的金屬氧化物半導體(MOS)器件的所有源極和漏極區中具有最高的P型雜質濃度。
3.根據權利要求1所述的集成電路結構，還包括延伸到所述硅罩中的硅化物區，所述硅罩包括位于所述硅化物區的側面并與所述硅化物區在同一水平面上的第一部分。
4.根據權利要求3所述的集成電路結構，其中，所述硅化物區具有高于所述第一P型雜質濃度的第三P型雜質濃度。
5.根據權利要求1所述的集成電路結構，還包括延伸到所述硅罩和所述硅鍺區中的硅化物區。
6.根據權利要求1所述的集成電路結構，其中，從所述硅罩的頂部到所述硅鍺區的底部，P型雜質濃度逐漸降低。
7.根據權利要求1所述的集成電路結構，其中，所述硅鍺區還包括上部和下部，且所述上部的P型雜質濃度高于所述下部的P型雜質濃度。
8.一種集成電路結構，包括: 半導體襯底； 位于所述半導體襯底之上的柵極堆疊件，其中，所述柵極堆疊件包含在金屬氧化物半導體(MOS)器件之中； 延伸至所述半導體襯底中的所述MOS器件的源極/漏極區，其中，所述源極/漏極區包括: 第一硅鍺區，所述第一硅鍺區具有第一鍺百分比；和 位于所述第一硅鍺區之上的第二硅鍺區，所述第二硅鍺區具有大于所述第一鍺百分比的第二鍺百分比；以及 位于所述第二硅鍺區之上并與所述第二硅鍺區接觸的硅罩，所述硅罩在所述源極/漏極區中具有最高的P型雜質濃度。
9.根據權利要求8所述的集成電路結構，其中所述最高的P型雜質濃度高于約1E21/3cm ο
10.一種方法，包括: 在半導體襯底上方形成柵極堆疊件； 形成延伸至所述半導體襯底中的開口，所述開口位于所述柵極堆疊件的側面； 執行第一外延以在所述開口中生長第一硅鍺區，其中，在所述第一外延期間，所述第一硅鍺區被原位摻雜至第一 P型雜質濃度；以及 執行第二外延以在所述第一硅鍺區之上生長基本上不含鍺的硅罩，其中，在所述第二外延期間，所述硅罩被原位摻雜至高于所述第一 P型雜質濃度的第二 P型雜質濃度。
【文檔編號】H01L27/105GK104299971SQ201310452596
【公開日】2015年1月21日 申請日期:2013年9月27日 優先權日:2013年7月16日
【發明者】宋學昌, 郭紫微, 李昆穆, 李資良, 李啟弘 申請人:臺灣積體電路制造股份有限公司