狀態保持電源選通單元的制作方法

狀態保持電源選通單元的制作方法
【專利摘要】一種狀態保持電源選通單元，包括以兩行或更多行布置的邏輯單元。所述邏輯單元具有有源層，所述有源層至少包括分別設置在第一和第二行中的第一阱和第二阱。在正常操作模式中，第一阱被以第一偏置電壓供電，第二阱被以第二偏置電壓供電，第一電源線被以VDDC供電，而第二電源線被以VDD供電。在待機模式中，第一阱優選被掉電，第二阱被以第二偏置電壓供電，第一電源線被以VDDC供電，而第二電源線被掉電。
【專利說明】狀態保持電源選通單元

【技術領域】
[0001]本發明涉及包括邏輯單元的集成電路，尤其涉及狀態保持電源選通單元。

【背景技術】
[0002]在當前的集成電路(IC)中，低功耗是一重要考慮，尤其對于其中電力儲存有限的移動裝置來說。就此而言，許多的電子裝置具有正常操作模式和待機(或睡眠/休眠)模式，在正常操作模式中裝置中的IC被供電從而使得它們能夠正常操作，例如，以高速(頻率)操作，而在待機狀態下，IC的一部分(或者，甚至大部分)被掉電。然而，即使在掉電或睡眠狀態下，某些電路的操作狀態(相關聯的信息)也必須被保持。
[0003]保持狀態的一個方式是使用邏輯單元，例如，狀態保持電源選通(SRPG)單元，來在處于待機或睡眠模式時保持必要的信息。一種SRPG單元具有兩個電源。主電源(VDD)用于在操作模式下給邏輯單元供電，而輔助電源(VDDC)用于在待機或睡眠模式下給電路的關閉的部分供電。SRPG單元是本領域中公知的，并且典型的SRPG單元可以是觸發器，諸如，例如級聯的RS觸發器。
[0004]至于單元布局，所述單元可以以單行或多行布置，也就是說，SRPG單元中的電路可以布置到單行或多行中。具有一行布置的SRPG單元常常被稱為單行高度SRPG單元，而具有多行布置的SRPG單元被稱為多行高度SRPG單元。
[0005]在當前的SRPG單元中，第二電源VDDC消耗大量的路由資源，這導致高路由擁塞以及低的柵極海(Sea of Gates, S0G)利用性。SOG的低的利用性可以導致需要增加的管芯(die)大小。另外，電路中的某些部分，例如，SRPG單元的MOS晶體管在待機模式中被持續地供電，導致相對高的阱泄漏。
[0006]實施例概述
[0007]根據本公開一個實施例，提供了一種用于集成電路的邏輯單元，其中所述邏輯單元以兩行或更多行布置，所述邏輯單元包括:有源層，其包括具有第一導電類型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱；多個半導體裝置，其形成在所述有源層中和所述有源層上，并且被布置在所述兩行或更多行中，其中所述多個半導體裝置包括部分地形成在所述第一阱中的至少一個第一半導體裝置和部分地形成在所述第二阱中的至少一個第二半導體裝置；僅用于所述第一行的第一電源線，其中所述第一半導體裝置的一個電流端子耦接到所述第一電源線；以及用于所述第二行的第二電源線，其中所述第二半導體裝置的一個電流端子耦接到所述第二電源線；其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電；其中在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓供電；并且其中在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。
[0008]根據本公開另一實施例，提供了一種用于集成電路的標準單元，其中所述標準單元以兩行或更多行布置，所述標準單元包括:有源層，其包括具有第一導電類型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱；多個半導體裝置，其形成在所述有源層中和所述有源層上，并且被布置在所述兩行或更多行中，其中所述多個半導體裝置包括部分地形成在所述第一阱中的至少一個第一半導體裝置和部分地形成在所述第二阱中的至少一個第二半導體裝置；僅用于所述第一行的第一電源線，其中所述第一半導體裝置的一個電流端子耦接到所述第一電源線；以及用于至少所述第二行的第二電源線，其中所述第二半導體裝置的一個電流端子耦接到所述第二電源線；其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電；其中在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓供電；并且其中在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。

【專利附圖】

【附圖說明】
[0009]本申請包括附圖，其構成本說明書的一部分，示出了本發明的實施例，并與說明書一起來解釋本發明的原理。通過參考附圖閱讀下面的詳細說明，可以更好地理解本發明。在附圖中:
[0010]圖1A是被供應有兩個不同的電源VDD和VDDC的常規SRPG單元的簡化的布局平面圖；
[0011]圖1B是以兩個不同布線層形成的、被供應有兩個不同的電源VDD和VDDC的常規SRPG單元的簡化的布局平面圖；
[0012]圖1C示意性地示出了沿著圖1B的SRPG單元的線A_A’的截面圖；
[0013]圖1D示意性地示出了供應有兩個不同的電源VDD和VDDC的常規的兩行高度SRPG單元的簡化的布局平面圖；
[0014]圖2是根據本發明一個實施例的兩行高度邏輯單元的簡化的布局平面圖；
[0015]圖3是根據本發明另一實施例的兩行高度邏輯單元的簡化的布局平面圖；
[0016]圖4是根據本發明一個實施例的三行高度邏輯單元的簡化的布局平面圖；
[0017]圖5是根據本發明另一實施例的邏輯單元的簡化的布局平面圖；以及
[0018]圖6-8是根據本發明一實施例的形成SRPG單元的方法的流程圖。
[0019]應當理解，附圖僅僅是示例性的，而不意圖限制本發明的范圍。在附圖中，各部件未嚴格按比例繪制或根據其實際形狀示出。某些部件(例如，層或部分)可以被相對于其它部件放大，以更清晰地解釋本發明的原理。還應當理解，這些附圖是布局平面圖的簡化的圖示以便不使本發明的要旨模糊。

【具體實施方式】
[0020]下文中，將結合附圖描述本發明的實施例。
[0021 ] 如在此所使用的，術語“半導體裝置”(可以簡化為“裝置”)表示任何可以通過部分或完全利用半導體特性工作的裝置，諸如MOS晶體管。如在此所使用的，“耦接”及其變型并不意圖限于直接耦接或機械耦接。
[0022]本發明提供了一種單位(也稱單比特)SRPG單元，其被布局成多行高度(例如，X2高度或XN)。所述多行高度布局允許有效的電源路由，從而使得節約金屬路由資源。對于利用SRPG單元的S0C，節約路由資源允許更有效且全面的SOG利用。SPRG單元還可以具有更少的被束縛到VDDC的N阱以及較少的N阱泄漏。
[0023]在本發明的一個實施例中，以兩行或更多行布置的邏輯單元包括有源層，有源層具有設置在第一行中的第一阱以及設置在不同的第二行中的第二阱；以及，多個半導體裝置，其形成在有源層中和有源層上，并且以所述兩行或更多行布置。第一半導體裝置部分地形成在第一阱中，并且第二半導體裝置部分地形成在第二阱中。僅對于第一行提供了第一電源線。第一半導體裝置的一電流端子耦接到第一電源線。對于第二行提供了第二電源線。第二半導體裝置的一電流端子耦接到第二電源線。在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電。在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓供電。在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。
[0024]根據本公開的另一實施例，提供了一種用于提供以兩行或更多行布置的邏輯單元的布局設計方法。所述方法包括設定設置在第一行中的第一阱以及設置在不同的第二行中的第二阱，所述第一和第二阱中的每一個在有源層中具有第一導電類型。所述方法包括:設定多個半導體裝置，所述多個半導體裝置在所述有源層中以及所述有源層上，并且布置在所述兩行或更多行中，其中所述多個半導體裝置包括至少一個部分地形成在第一阱中的第一半導體裝置以及至少一個部分地形成在第二阱中的第二半導體裝置；僅對于第一行設定第一電源線，其中第一半導體裝置的一電流端子耦接到所述第一電源線；以及，至少為第二行設定第二電源線，其中所述第二半導體裝置的一電流端子耦接到用于所述第二行的第二電源線。在第一操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電。在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓(VDDC)供電。在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓(VDDC)不同的第二電源電壓(VDD)供電，并且在所述第二操作模式中，所述第二電源線被掉電。
[0025]從下面的結合附圖的詳細說明，本發明的其它優點、目的以及方面將變得明顯。
[0026]現在參考圖1A，示出了常規的集成電路的SRPG單元100A的簡化布局平面圖。SRPG單元100A被供應以兩個不同的電源VDD以及VDDC，以用于兩種不同模式下的操作，S卩，正常操作模式以及待機模式。
[0027]SRPG單元100A被以單行布置，并包括一行或有源層101。有源層101是第一導電類型(例如，P型)的有源層，其由P-型硅襯底(在圖1中表示為P-Sub)形成，或者在基板上(例如，絕緣體上半導體(SOI)基板)。如圖所示，在P型有源層101中限定有第二導電類型(例如，N型)的阱103。在有源層101中，形成多個半導體裝置105a至105d。裝置105a_105d可以是金屬-氧化物-半導體(MOS)晶體管。裝置105a和105b至少部分地形成在N型阱103中，而裝置105c和105d部分地形成在P型基板(P-Sub)中。
[0028]對于該行，提供了第一電源線109，并且第一電源線109攜載第一電源電壓(VDDC)0對于該行提供了第二電源線107，以用于攜載不同于VDDC的第二電源電壓VDD，其中VDD可以大于VDDC。典型的VDD為約1.8V而VDDC為約1.2v。另外，對于每一行提供電源線111，其攜載又一不同電壓，諸如VSS (例如，GND)，其對應于第四電源電壓。
[0029]裝置105a和105b可以是P型MOS晶體管，而裝置105c和105d可以是N型MOS晶體管。如本領域中已知的，MOS晶體管具有四個端子，即，控制端子(柵極)、兩個電流端子(源極和漏極)、以及背偏端子(其可以是阱或基板，并且通常連接到偏置電壓)。裝置105a的源極端子耦接到VDD線107，并且裝置105a的漏極端子耦接到裝置105d的漏極端子。裝置105d的源極端子耦接到VSS線111。裝置105a和105d構成反相器。在待機模式中，裝置105a被掉電從而使得其不操作，并因此裝置105d也不進行操作。例如，通過將VDD線109掉電，例如，降低VDD線109的電壓或者典型地，停止供應VDD電力，來實現裝置105b掉電。
[0030]裝置105b的源極端子耦接到VDDC線109，并且裝置105b的漏極端子耦接到另一節點。例如，示出了裝置105c以表示從VDDC線109通過裝置105b、其它裝置(未示出)以及裝置105c到VSS線111的電流路徑中的連接到VSS線111的最后的裝置。
[0031]在正常操作模式中，半導體裝置105a_105d被供電使得它們正常操作。例如，裝置105b的電流端子中的一個耦接到VDDC線109并被供電以VDDC，而裝置105a的電流端子中的一個耦接到VDD線107并被供電以VDD。在單元100A從正常操作模式轉換到待機模式時，僅裝置105b被持續地供電以VDDC，而裝置105a的電源端子(也就是說，VDD)被掉電。
[0032]圖1A示出了用于制造裝置的單阱工藝，其中僅形成具有相同導電類型的阱，也即，所有所形成的阱具有相同的導電類型，例如，N型阱(N阱)。在所述單阱工藝中沒有形成P型阱，并因此，單元中的每一 P型裝置形成在有源層101中的N阱中。
[0033]在這樣的情況下，即使在待機模式中，N阱103也可能需要被供電以偏置電壓(Vbiasl)，從而使得裝置105b可以保持操作。在某些情況下，裝置105b的柵極可以被選擇性地供應以控制電壓，從而使得就在待機模式之前的狀態可以被保持。由于N阱的不必要面積，例如，與實際掉電的裝置105a對應的面積被供電以偏置電壓，因此這可能導致不必要的泄漏電流，導致相對大的泄漏。
[0034]SRPG單元100A可以還包括控制部分1100，用于控制第一和第二偏置電壓以及第一和第二電源電壓到單元100A的供應，并將單元設置在所述第一和第二操作模式下。控制部分1100的結構和操作可以是本領域中公知的。
[0035]圖1B示意性地示出了另一常規的邏輯單元100B的簡化布局平面圖，其被供應以兩個不同電源電壓VDD和VDDC。邏輯單元100B的布局類似于邏輯單元100A的布局，除了VDD線107和VDDC線109由兩個不同布線層形成。具體地，VDD線107以metal I (金屬I)形成，而VDDC線109以metal3 (金屬3)形成。
[0036]metal I是在裝置(或，有源層)上方且緊鄰裝置的第一金屬布線層。MOS晶體管的柵極結構可以形成在有源層之上，其包括在有源層的有源表面之上的柵極絕緣層，在所述柵極絕緣層之上的柵極，以及用于所述柵極的間隔物(spacer)。通常，metall可以用于源極/漏極布線。metall也可以用作VSS線111。
[0037]在該示例中，metal3用于VDDC線109 ;metal3可以是從裝置的有源表面起的第三金屬布線層。為了將裝置105b、105e的電源端子耦接到VDDC線109，可能需要使用metall層的一部分以及在metall和metal3之間的中間布線層的一部分，這因為難以形成可靠的直接從metal3到裝置的漏極/源極的接觸孔。
[0038]如圖1B中所示，裝置105b和105e的結構彼此類似，并將參考圖1C更詳細地說明。
[0039]圖1C示意性地示出了邏輯裝置100C的截面圖，其是沿著圖1B中示出的邏輯單元100B的A-A’線的截面圖。如從圖1C可見的，在有源層(P-Sub層)中形成N阱103，可以通過將N型雜質注入到P型基板中以使得期望的區域的導電類型反轉來形成。形成柵極結構，其包括在所述N阱的表面之上的柵極絕緣層129，在柵極絕緣層129之上的柵極(例如，多晶柵極)131，以及在柵極131和柵極絕緣層129側面處的間隔物。然后，通過例如注入，在N阱103中形成裝置105e的源極125和漏極127。可選地，可以形成淺摻雜的漏極(LDD)區域126，以降低穿通效應的可能性。然后，在基板101之上形成第一電介質層135，在其中形成接觸件(也稱作通孔(via) 137和139，其穿透所述第一電介質層135并延伸到裝置105e的漏極/源極。
[0040]然后，在基板之上形成圖案化的第一布線層(metall)，其包括布線119 (圖1B)、VDD線107 (圖1B)、VSS線111 (圖1B)以及用于將裝置105e的源極耦接到VDDC線109的分離的部件115。之后，形成第一層間電介質層141以覆蓋metall層和第一電介質層135,然后在第一層間電介質層141中形成通孔143，其延伸到metall層的所述分離的部件115。然后，在第一層間電介質層141之上形成圖案化的第二布線層(B卩，metal2)，其包括作為互連的布線117。之后，形成第二層間電介質層145以覆蓋metal2層。在第二層間電介質層145中形成通孔147,其延伸到metal2層的布線117。然后,形成圖案化的布線層(metal3),其包括所述VDDC線109。
[0041]如圖1B中所示，某些裝置(105b和105e)在待機模式中可以被供電，而某些裝置(105d)在待機模式中掉電(或不供電)。由于在待機模式中僅一些裝置(105b、105e)被供電，其數量小于所有P型裝置的50%，在某些情況下通常小于所有裝置的20%并且甚至小于10%)，因此兩個互連117和121在之間區域(如橢圓1101所示)基本上被這兩個互連117和121阻斷而不用于其它metal2布線的路由；這被稱作路由阻斷，并因此，降低了 metal2層的路由效率。
[0042]圖1D示意性地示出了一種常規兩行高度的邏輯單元100D的簡化布局平面圖，其被供應以兩個不同電源電壓VDD和VDDC。邏輯單元100D包括兩個行1la和101b，其中行1laUOlb中的每一行的布置類似于圖1A中示出的行101。如所示的，對于每一行101a、1lb有一 N阱，并且P型裝置形成在N阱中。因此，盡管單元100D具有兩行高度，但是由于行101a、1lb的布局類似于圖1B和IC中所示的布局，因此單元100D具有與單元100B/100C相同的不足。
[0043]圖2示意性地示出了根據本發明一個實施例的兩行高度邏輯單元200的簡化布局平面圖。邏輯單元200可以以兩行或更多行布置，并且在圖2中，其被示出為以兩個行101和201布置。本領域技術人員應當理解，邏輯單元200可以被適當地包括在集成電路中。例如，在某些應用中，邏輯單元200可應用作為用于IC庫的新穎的標準單元。
[0044]如所示的，邏輯單元200包括:有源層，其包括具有第一導電類型(例如，N型)的阱，示出了其中的兩個阱，第一阱103設置在第一行101中而第二阱203設置在第二行201中。第一阱103和第二阱203具有相同的導電類型，在該示例中為N型。應當注意，行101、201的分界是示意性的和說明性的，并且在任何方面都不是對本發明范圍的限制。
[0045]邏輯單元200還包括多個半導體裝置105、205，所述半導體裝置形成在有源層中和有源層上(也即，至少部分地形成在有源層中)，并且所述多個半導體裝置布置在兩個行101、201中。應當注意，P型裝置可以形成在N阱中，而N型裝置可以形成在P基板中。在圖2中，所述多個半導體裝置包括部分地形成在第一阱103中的第一半導體裝置105b和部分地形成在第二阱203中的第二半導體裝置105a。在某些優選實施例中，要在待機模式中供電的所有P型裝置形成在第一阱(一個或多個)中。在某些其它優選實施例中，所有要在待機模式中掉電的P型裝置形成在第二阱(一個或多個)中。
[0046]邏輯單元200還包括僅用于第一行101的第一電源線109，其能夠攜載第一 VDDC。也即，沒有為不包含任何在待機模式中要供電的裝置的第二行(一個或多個)提供這樣的第一電源線。第一半導體裝置105b的源極端子耦接到第一電源線109 (VDDC線109)。
[0047]至少對于第二行201邏輯單元200還包括第二電源線207，其能夠攜載第二電源電壓VDD。如所示的，為第二行203提供VDD線207。然而，在第一行101中的裝置的操作需要該VDD電壓的情況下，也為第一行101提供VDD線107。第二半導體裝置105a的源極端子耦接到用于第二行203的第二電源線207。
[0048]在正常操作模式(即，第一操作模式)和待機模式(即，第二操作模式)兩者中，第一裝置105b的源極端子被供電以VDDC電壓。第二裝置105a的源極端子在正常操作模式中被供電以VDD電壓，而在待機模式中被掉電。如上所述，可以通過將VDD線107和VDDC線109掉電來執行裝置105的掉電。
[0049]在待機模式和正常操作模式兩者中，第一講103被供電以第一偏置電壓(Vbiasl,未不出)。第二講203被供電以第二偏置電壓(Vbias2,未不出),其優選不同于第一偏置電壓。在某些優選的示例中，在待機模式中第二阱203被掉電以降低功耗。在某些其它優選不例中，在待機模式中，所述第一講(一個或多個)103以外的講,包括所述第二講203 (—個或多個)，被掉電以進一步降低功耗。在SRPG單元的情況下，第一半導體裝置105b能夠在待機模式中保持其相關聯的信息。并且，由于第二阱203的掉電，因此在待機模式中被供電的阱的面積顯著降低，并因此阱泄漏降低。
[0050]圖2還示出了分別耦接到第一和第二阱103、203的通孔205和209，其代表用于向第一講103供應第一偏置電壓的第一偏置供應兀件以及用于向第二講203供應第二偏置電壓的第二偏置供應元件。應當注意，這并不意圖將偏置供應元件限制到通孔205和209，相反，第一和第二偏置供應元件可以是任何合適的連接裝置，只要其能夠向阱103、203供應偏置電壓即可。例如，在需要向阱供應與裝置的源極電壓不同的電壓的情況下，除耦接到阱的通孔以外，第一和第二偏置供應元件還可以包括布線。在某些其它示例中，(一個或多個)偏置電壓可以從基板的背面電極供應。還注意，對于P型MOS裝置，供應到其阱的偏置電壓優選等于或高于供應到其源極的電壓。
[0051]如圖2中所示，為每一行101以及201提供第三電源線111，以用于攜載第三電壓(VSS)0在某些優選實現方式中，第三電源線(VSS線111)由所述行中的兩個相鄰的行(例如，行101和201 (見圖3))共享，從而可以進一步降低占用的面積，并因此可以進一步降低整個邏輯單元的面積。盡管在圖2中VDD線107/207和VSS線111被示出為設置在相應的行之中，但是如本領域技術人員應當理解的，VDD線107/207和VSS線111被形成為接近相應行的頂部或底部。
[0052]行的分界是出于說明性的目的，以便于理解本發明，而不是用于限制性目的。另夕卜，盡管第二 N阱203和VDD線207被示出為接近第二行201的底部，但是應當理解，對于其位置沒有特定的限制，只要它們符合設計規則即可。例如，在一個實施例中，第二行201被上下顛倒從而N阱203和VDD線207與第一行101的底部相鄰。
[0053]圖3示意性地示出了根據圖2所示的實施例200的一個變型的兩行高度邏輯單元300的簡化布局平面圖，其中第三電源線(VSS線111)由第一和第二行101、201共享，從而進一步減少了所占據的面積并因此進一步減少了邏輯單元的面積。
[0054]圖4示意性地示出了根據本發明一個實施例的用于集成電路的三行高度邏輯單元400的簡化布局平面圖。邏輯單元400包括三個行101、201、401。第三行401的配置類似于第二行201。與邏輯單元200和300的配置相比，邏輯單元400還包括第三行401、具有P型導電性并設置在第三行401中的第三阱403、用于第三行401的另外的第二電源線407CVDD線)、以及至少一個第三半導體裝置405a，所述至少一個第三半導體裝置405a布置在第三行401中，部分地形成在第三阱403中，并具有與所述另外的第二電源線407 (VDD)連接的電流端子。第三阱403可以在正常操作模式中被供電以第三偏置電壓(Vbias3，未示出)，而在待機模式中掉電。第三偏置電壓可以是所述第二偏置電壓，或者，可以不同于所述第二偏置電壓。第三半導體裝置405a的電流端子能夠在正常操作模式中被供電以第三電源電壓，而在待機模式中掉電。第三電源電壓可以是VDD或者不同于VDD和VDDC的電壓。此外，應當注意，如果第三電源電壓是VDD的話，則電壓電源線407和207可以合并成單個線，在這樣的情況下，第三電源線407可以相當于被供應以第二電源電壓VDD的另外的第二電源線。
[0055]第三偏置供應結構409 (在該情況下，通孔)向第三阱403供應第三偏置電壓Vbias3。通孔409可以與通孔205和209類似。
[0056]圖5示意性地示出了根據本發明另一實施例集成電路的邏輯單元500的簡化的布局平面圖。邏輯單元500的配置與圖2和3中所示的邏輯單元200類似，不同之處在于VDD線107和VDDC線109由不同布線層形成，例如，由metall和metal3形成，如圖1B和IC中所示。
[0057]如從圖5可以看到的，由于為要被掉電的P型裝置增加了第二阱203，并且裝置105a被從圖1C中所示的阱103移動到圖5的第二行201的阱203，因此利用橫向的互連501進行裝置105e的源極到VDDC線109 (metal3)的連接，并因此，避免了圖1C中所示的metal2路由阻斷。
[0058]本發明還提供了一種用于提供包括以兩行或更多行布置的邏輯單元的集成電路布局設計方法600，如圖6-8中所示。方法600包括以下步驟:在有源層中設置(S601)具有第一導電類型的阱，所述阱包括設置在第一行101中的第一阱103和設置在不同的第二行201中的第二阱203 ;在所述有源層中和所述有源層上形成(S603)多個半導體裝置，其被布置在所述兩行或更多行101、201中，其中所述多個半導體裝置包括部分地形成在所述第一阱103中的至少一個第一半導體裝置105b和部分地形成在第二阱203中的至少一個第二半導體裝置105a ;僅針對第一行設置(S605)第一電源線(VDDC線109)，第一半導體裝置的一電流端子耦接到所述第一電源線；以及為至少第二行設置(S607)第二電源線(VDD線207)，第二半導體裝置105a的一電流端子耦接到用于所述第二行的所述第二電源線。所述第一阱在第一操作模式中以及在不同的第二操作模式中被供電以第一偏置電壓(Vbiasl，未示出)，所述第二阱在所述第一操作模式中被供電以不同的第二偏置電壓(Vbias2，未示出)。在所述第一操作模式和第二操作模式兩者中，所述第一電源線107被以第一電源電壓(VDDC)供電。在所述第一操作模式中，所述第二電源線109被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。
[0059]在一個實施例中，所述第一操作模式是正常操作模式，而所述第二操作模式是待機模式。在一個實施例中，所述第一半導體裝置在所述第二操作模式中能夠保持其相關聯的信息。
[0060]在一個實施例中，所述有源層僅包括具有第一導電類型(例如，N型)的阱，而所述多個半導體裝置中的具有第二導電類型(P型)的半導體裝置每一個都形成在有源層中的具有所述第一導電類型的阱中。
[0061]在一個實施例中，所述第一和第二電源線以不同的層形成，分別以metall和metal3 形成。
[0062]在一實施例中，如圖7中所不,所述方法可以還包括:設置(S611)第一偏置供應兀件以用于供應第一偏置電壓到第一阱；以及設置(S613)第二偏置供應元件，以用于供應不同的第二偏置電壓到第二阱。
[0063]在一實施例中，所述兩行或更多行包括第三行，所述具有第一導電類型的阱還包括設置在所述第三行中的第三阱，所述多個半導體裝置還包括至少一個第三半導體裝置，其被布置在所述第三行中，部分地形成在所述第三阱中，并具有連接到用于所述第三行的另外的第二電源線的電流端子。在該實施例中，如圖8中所示，所述方法可以還包括步驟S615，設置用于所述第三行的第三電源線407。
[0064]另外，在所述第一操作模式中，所述第三阱被以第三偏置電壓供電，并且在所述第二操作模式中，所述第三阱被掉電；并且在所述第一操作模式中，所述第三電源線被以第三電源電壓供電，并在所述第二操作模式中被掉電。
[0065]在一個實施例中，所述方法可以還包括步驟S609，為每一行設置第四電源線(例如，電源線111)，其可以攜載第四電壓(VSS)，如圖6中所示。
[0066]在一個實施例中，所述方法可以還包括:設置控制部，其用于控制所述第一和第二偏置電壓以及所述第一和第二電源電壓到所述邏輯單元的供應，以將所述邏輯單元設置成第一操作狀態或第二操作狀態。
[0067]在一實施例中，所有的具有與第一導電類型不同的第二導電類型的在待機模式中被掉電的半導體裝置形成在第二阱中，并且所有的具有第二導電類型在待機模式中被供電的半導體裝置形成在第一阱中。在一個實施例中，除所述第一阱以外的阱在所述第二操作模式中被掉電。
[0068]根據本發明一個實施例，可以減小金屬層中的輔助電源VDDC的路由密度，并因此可以減小管芯大小。根據另一實施例，在邏輯單元中提供了分離的N阱，并將其電隔離，例如，供電以不同的偏置電壓，并因此，可以降低待機模式下的阱泄漏。根據一另外實施例，阱泄露以及被供電以VDDC裝置(VDDC域的裝置)被分組，例如，其形成在第一阱103中，從而可以減少路由阻斷，可以增強路由靈活性和路由區域，和/或可以降低管芯大小。
[0069]上面已經參考附圖描述了本發明的實施例。然而，應當理解，這些實施例僅僅是示例性的，而不是對本申請的權利要求的限制。本發明的實施例可以自由地組合而不超出本發明的范圍。此外，基于本發明的教導，本領域普通技術人員可以對本發明的實施例和細節進行各種修改，而不偏離本發明的范圍，因此，意圖將所有這些修改包含在所附權利要求所限定的精神和范圍內。
【權利要求】
1.一種用于集成電路的邏輯單元，其中所述邏輯單元以兩行或更多行布置，所述邏輯單元包括: 有源層，其包括具有第一導電類型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱； 多個半導體裝置，其形成在所述有源層中和所述有源層上，并且被布置在所述兩行或更多行中，其中所述多個半導體裝置包括部分地形成在所述第一阱中的至少一個第一半導體裝置和部分地形成在所述第二阱中的至少一個第二半導體裝置； 僅用于所述第一行的第一電源線，其中所述第一半導體裝置的一個電流端子耦接到所述第一電源線；以及 用于所述第二行的第二電源線，其中所述第二半導體裝置的一個電流端子耦接到所述第二電源線； 其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電； 其中在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓供電；并且 其中在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。
2.如權利要求1所述的集成電路，其中所述第一操作模式是正常操作模式，而所述第二操作模式是待機模式，并且其中在所述第二操作模式中，所述第一半導體裝置保持其相關聯的信息。
3.如權利要求1所述的集成電路， 其中所述有源層僅包括具有所述第一導電類型的阱，其中所述第一導電類型是N型，并且 其中所述多個半導體裝置中的具有第二導電類型P型的半導體裝置形成在所述有源層中的具有所述第一導電類型的阱中。
4.如權利要求3所述的集成電路，其中所有的具有與所述第一導電類型不同的第二導電類型并且在所述第二操作模式中掉電的所述半導體裝置形成在所述第二阱中，并且所有的具有第二導電類型并且在所述第二操作模式中被供電的所述半導體裝置形成在所述第一講中。
5.如權利要求1所述的集成電路，其中所述第一電源線和第二電源線以不同的層形成。
6.如權利要求5所述的集成電路， 其中對于所述第一行，所述邏輯單元還包括一個互連，電介質層插入在所述互連與所述第二電源線的層以及所述第一電源線的層之間，并且 其中所述第一電源線通過所述第二電源線的層的一部分、所述互連、以及所述第一電源線的層的一部分、以及所述電介質層中的通孔連接到所述第一半導體裝置的所述電流端子。
7.如權利要求1所述的集成電路，還包括: 第一偏置供應元件，用于供應所述第一偏置電壓到所述第一阱；以及 第二偏置供應元件，用于供應所述第二偏置電壓到所述第二阱。
8.如權利要求1所述的集成電路，其中所述邏輯單元還包括: 第二行; 具有所述第一導電類型并設置在所述第三行中的第三阱； 用于所述第三行的第三電源線；以及 形成在所述第三行中的第三半導體裝置，其部分地形成在所述第三阱中，并且具有與所述第三電源線連接的電流端子， 其中，在所述第一操作模式中，所述第三阱被以第三偏置電壓供電，在所述第二操作模式中，所述第三阱被掉電，并且在所述第一操作模式中，所述第三電源線被以第三電源電壓供電，并在所述第二操作模式中被掉電。
9.如權利要求1所述的集成電路，還包括用于每一個行的第三電源線，其用于承載第四電壓。
10.如權利要求9所述的集成電路，其中所述第三電源線被所述行中的兩個相鄰行共享。
11.如權利要求1所述的集成電路，其中在所述第二操作模式中，除所述第一阱以外的阱被掉電。
12.一種用于集成電路的標準單元，其中所述標準單元以兩行或更多行布置，所述標準單元包括: 有源層，其包括具有第一導電類型的阱，所述阱包括位于第一行中的第一阱和位于不同的第二行中的第二阱； 多個半導體裝置，其形成在所述有源層中和所述有源層上，并且被布置在所述兩行或更多行中，其中所述多個半導體裝置包括部分地形成在所述第一阱中的至少一個第一半導體裝置和部分地形成在所述第二阱中的至少一個第二半導體裝置； 僅用于所述第一行的第一電源線，其中所述第一半導體裝置的一個電流端子耦接到所述第一電源線；以及 用于至少所述第二行的第二電源線，其中所述第二半導體裝置的一個電流端子耦接到所述第二電源線； 其中在第一操作模式中以及在不同的第二操作模式中，所述第一阱被以第一偏置電壓供電，而在所述第一操作模式中，所述第二阱被以不同的第二偏置電壓供電； 其中在所述第一操作模式和第二操作模式兩者中，所述第一電源線被以第一電源電壓供電；并且 其中在所述第一操作模式中，所述第二電源線被以與所述第一電源電壓不同的第二電源電壓供電，并且在所述第二操作模式中，所述第二電源線被掉電。
【文檔編號】H01L27/04GK104517963SQ201310450260
【公開日】2015年4月15日 申請日期:2013年9月27日 優先權日:2013年9月27日
【發明者】檀苗林, 程志宏, 付娟, 王沛東, 王亞麗 申請人:飛思卡爾半導體公司