垂直式晶體管元件及其制作方法
【專利摘要】本發明公開一種垂直式晶體管元件及其制作方法，該晶體管元件包括基材、第一源極、漏極、第一柵介電層、第一柵極以及第一摻雜區。基材具有至少一個凸出部。第一源極具有第一電性，形成于基材上。漏極具有第一電性，且位于凸出部上方。第一柵極鄰接于凸出部的第一側壁。第一柵介電層位于第一側壁和第一柵極之間，且鄰接第一源極和漏極第一摻雜區具有第二電性，形成于凸出部下方，且鄰接第一源極。
【專利說明】垂直式晶體管元件及其制作方法
【技術領域】
[0001]本發明涉及一種半導體元件及其制作方法，且特別是涉及一種垂直晶體管
1:1-8118181:01-)元件及其制作方法。
【背景技術】
[0002]垂直式晶體管元件，包含縱向堆迭于基材上的源極、柵極與漏極結構。其中，柵極位于上下的源極和漏極之間，使通道垂直于基材水平面。由于通道長度取決于柵極材料沉積的厚薄程度，可以大幅降低晶體管的橫向單位面積，增加半導體元件的積成度。
[0003]然而，隨著關鍵尺寸下降，場效應晶體管柵極層的厚度也跟著減少，容易因短通道效應，造成元件良率偏低的問題。
[0004]因此，有需要提供一種先進的垂直式晶體管元件及其制作方法，解決現有技術所面臨的問題。
【發明內容】
[0005]為解決上述問題，本發明一方面是在提供一種垂直式晶體管元件，包括基材、第一源極、漏極、第一柵介電層、第一柵極以及第一摻雜區。基材具有至少一個凸出部。第一源極具有第一電性，形成于基材上。漏極具有第一電性，且位于凸出部上方。第一柵極鄰接于凸出部的第一側壁；第一柵介電層位于第一側壁和第一柵極之間，且鄰接第一源極和漏極。第一摻雜區具有第二電性，形成于凸出部下方，且鄰接第一源極。
[0006]在本發明的一實施例之中，直立式晶體管元件，還包括第二源極、第二柵介電層以及第二柵極。其中第二源極，具有第一電性，形成于基材上，且鄰接第一摻雜區。第二柵極鄰接于凸出部的第二側壁。第二柵介電層位于凸第二側壁與第二柵極之間，且鄰接第二源極和漏極。
[0007]在本發明的一實施例之中，基材具有第二電性，且第一摻雜區的摻雜濃度，實質大于基材的摻雜濃度，且實質小于第一源極的摻雜濃度。在本發明的一實施例之中，第一摻雜區的摻雜濃度，實質為…川13^—3。
[0008]在本發明的一實施例之中，第一電性為？型電性，且第二電性為~型電性。在本發明的一實施例之中，第一電性為~型電性，且第二電性為？型電性。
[0009]在本發明的一實施例之中，凸出部具有高低差。
[0010]在本發明的一實施例之中，直立式晶體管元件，還包括位于凸出部之中，且鄰接漏極，且具有第二電性的一第二摻雜區。
[0011]在本發明的一實施例之中，第一摻雜區是一種環型布植結構(1^10 1300^6^81:1-1101:111-6)。
[0012]本發明另一方面是在提供一種垂直式晶體管元件的制作方法，其包含下述步驟:首先提供一基材，并且于基材中形成一凸出部以及位于凸出部下方的一第一摻雜區。接著，于凸出部的一第一側壁上，形成第一柵介電層和第一柵極。再于凸出部上，形成一漏極，鄰接該第一柵介電層，并使其具有與第一摻雜區相異的電性。后續，于基材中形成第一源極，鄰接凸出部和第一柵介電層，其中第一源極具有與第一摻雜區相異的電性。
[0013]在本發明的一實施例之中，形成第一摻雜區以及凸出部的步驟包括，先進行一離子植入制作工藝，在由基材的表面算起的第一深度中，形成第一摻雜區。然后，移除一部分基材，以形成凸出部，并使一部分的第一摻雜區位于凸出部下方。
[0014]在本發明的一實施例之中，在移除一部分基材之前，還包括于基材的第二深度，植入與第一摻雜區相同電性的第二摻雜區；其中第二深度，實質小于第一深度。
[0015]在本發明的一實施例之中，形成第一摻雜區以及凸出部的步驟包括，先移除一部分的基材，以形成凸出部；再進行一離子植入制作工藝，于基材之中形成第一摻雜區，并使一部分的第一摻雜區位于凸出部下方。在本發明的一實施例之中，第一摻雜區是一種環型布植結構。
[0016]在本發明的一實施例之中，形成第一柵介電層和第一柵極的步驟包括:先于基材上，依序形成一介電層和一柵極材料層，以覆蓋凸出部。之后再以柵介電層為蝕刻停止層，進行無光罩蝕刻。
[0017]在本發明的一實施例之中，形成第一柵介電層和第一柵極的同時，還包含于凸出部的第二側壁上，形成第二柵介電層和第二柵極。
[0018]在本發明的一實施例之中，移除一部分基材的步驟，包含干式蝕刻。
[0019]根據上述實施例，本發明的是提供一種垂直式晶體管元件及其制作方法，其中垂直晶體管包含基材、源極、漏極、柵介電層、柵極。其中，基材具有縱向凸出于基材表面的一凸出部，以及位于凸出部下方的摻雜區。源極具有與摻雜區相異的電性，形成于基材表面上，并鄰接凸出部和摻雜區。漏極位于凸出部上方，且具有與摻雜區相異。柵介電層覆蓋于凸出部的側壁上，且鄰接源極和漏極。柵極覆蓋于柵介電層遠離凸出部的外側。
[0020]由于摻雜區的空間結構和操作電性與平面晶體管1:1-8118181:01-)用來消除的短通道效應環型布植結構類似，具有同等效果，可用以消除垂直式晶體管元件，因關鍵尺寸縮小所造成的短通道效應。因此通過在基材凸出部下方鄰接源極的區域，形成電性與源極相反，且摻雜濃度較基材高的摻雜區，來抑制短通道效應的效果，有效提升元件的制作工藝良率，解決現有技術面臨的問題，達到上述發明目的。
【專利附圖】
【附圖說明】
[0021]為讓本發明的上述和其他目的、特征和優點能更明顯易懂，特舉數個實施例，并配合所附附圖，來加以描述。其中，相同的元件，將采用相同的元件符號來加以標示。附圖簡單說明如下:
[0022]圖1八至1？是根據本發明的一實施例所繪示的制作垂直式晶體管元件的制作工藝結構剖面示意圖；
[0023]圖2八至2(:是根據本發明的另一實施例所繪示的制作垂直式晶體管元件的部分制作工藝結構剖面示意圖；
[0024]圖3八至38是根據本發明的又一實施例所繪示的制作垂直式晶體管元件的部分制作工藝結構剖面示意圖。
[0025]主要元件符號說明
[0026]100:垂直式晶體管元件101:基材
[0027]10匕:基材表面1016:基材的？型阱區
[0028]1010:基材蝕刻后所余留的部分的表面
[0029]102:離子植入制作工藝103:摻雜區
[0030]105:凸出部1051凸出部的側壁
[0031]10513:凸出部的側壁106:介電層
[0032]107:柵極材料層1083:柵介電層
[0033]108、柵介電層109&:柵電極
[0034]10%:柵電極110:漏極
[0035]1113:源極1116:源極
[0036]112:輕摻雜區200:垂直式晶體管元件
[0037]202:斜角離子植入制作工藝203:摻雜區
[0038]205:凸出部300:垂直式晶體管元件
[0039]313:摻雜區314:離子植入制作工藝
[0040]！！1:摻雜區的深度:摻雜區的深度
[0041]3:聞低差
【具體實施方式】
[0042]本發明是在提供一種垂直式晶體管元件，可防晶體管元件因關鍵尺寸下降，易造成短通道效應的問題。為讓本發明的上述和其他目的、特征和優點能更明顯易懂，下文特舉數個垂直式晶體管元件及其制作方法作為較佳實施例，并配合所附附圖，作詳細說明如下。
[0043]請參照圖1八至1？，圖1八至1？是根據本發明的一實施例所繪示的制作垂直式晶體管元件100的制作工藝結構剖面示意圖。其中制作場效應晶體管元件100的方法，包含下述步驟:
[0044]首先，提供一基材101。在本發明的一些實施例之中，基材101是一硅基材，但在其他實施例之中，基材101可以是由其他半導體材質所構成。
[0045]然后，對基材101進行離子植入制作工藝102，于基材101中形成一摻雜區103。例如，在本實發明的一些實施例之中，離子植入制作工藝是采用？型摻質，例如硼(8+)摻雜離子，植入基材101之中。但在本發明的另一些實施例之中，離子植入制作工藝則是采用~型摻質，例如磷(巧、砷08)或銻(?)等摻雜離子，植入基材101之中。在本實施例之中，是采用？型摻質對基材101的表面1013進行摻雜，用于在基材101的？型阱區1016中，形成一 ？型摻雜區103 (如圖1八所繪示)。因此，？型摻雜區103的摻雜濃度，實質大于基材101的？型阱區10化的摻雜濃度。？型摻雜區103的摻雜濃度，較佳為IX 1013挪一3。
[0046]之后，在基材101表面101&進行一蝕刻制作工藝，移除一部分基材101，用于形成覆蓋于一部分的摻雜區103上的一凸出部105(如圖18所繪示)。例如在本實施例之中，凸出部105，是以例如反應離子蝕刻1011 2化卜，812)或其他干式蝕刻制作工藝，來移除一部分的基材101，所形成的方型柱狀體結構。其中，凸出部105具有多個側壁，例如側壁1053和1056，且凸出部105的頂面為基材101表面10匕。也就是說，凸出部105方型柱狀體結構的頂面，與基材101蝕刻后所余留的部分的表面101。之間，具有一高低差3。
[0047]接著，再于凸出部105的至少一個側壁(例如1053或105^上，形成至少一個柵介電層(例如柵介電層1083或108^和至少一個柵電極(例如柵電極10如或10%)。在本實施例之中，形成柵介電層1083和108及柵電極10如和10%包含下述步驟。首先，依序在基材101上形成介電層106和柵極材料層107，并覆蓋凸出部105 (如圖10所繪示)。再以介電層106為蝕刻停止層，進行無光罩蝕刻制作工藝，移除一部分的介電層106和柵極材料層107。在本實施例中，僅有鄰接于凸出部105側壁，例如側壁1053和105^的一部分的介電層106和柵極材料層107被余留下，形成如圖10所繪示，分別具有柵介電層1083和108?及柵電極10如和10%的對稱柵極結構。
[0048]再于凸出部105上方，形成一個具有與摻雜區103相異的電性的漏極110，鄰接柵介電層1083和108匕其中，漏極110分別通過柵介電層10?和10?與柵電極1093和10%隔離(如圖所繪示在本發明的一些實施例之中，漏極110可以是通過一系列沉積或摻雜制作工藝，形成在凸出部105的頂面(即基材101表面101幻上的圖案化沉積層。而本發明的一些實施例之中，漏極110則可以是，通過離子植入制作工藝，在凸出部105頂端(即基材101表面10匕下方)形成的一摻雜區。在本實施例之中，漏極110是形成于凸出部105頂端的一 ~型摻雜區。
[0049]后續，以一系列離子植入制作工藝，于基材中101之中形成至少一個電性與摻雜區103相異的源極，例如源極1113或111^鄰接凸出部105和柵介電層10?或1086，并通過柵介電層1083或10?與柵電極10%或10%隔離，完成如圖1？所繪示的垂直式晶體管兀件100的制備。
[0050]在本發明的一些實施例之中，源極11匕和1116還分別包含一個輕摻雜區112。在本實施例之中，源極11匕和11化的形成方式，包含下述步驟:在于尚未形成柵介電層1083和10?及柵電極10如和10%之前，采用~型摻質對基材101進行離子植入，在基材101中型成輕摻雜區(未繪示)。并在形成柵介電層10?和10?及柵電極10如和10%之后，再以柵介電層1083和10?及柵電極10如和10如為掩模，采用~型摻質對輕摻雜區112進行離子植入，完成源極11匕和11化的制備。其中，源極11匕和1116的摻雜濃度高于輕摻雜區112的摻雜濃度。源極11匕和11化的摻雜濃度，較佳也實質大于？型摻雜區103的摻雜濃度。
[0051]由于摻雜區103與源極11匕和1116的電性相反，形成于基材101的凸出部105下方，且鄰接源極11匕和1116的摻雜區103，其空間結構和操作電性與平面晶體管^818^01-)用來消除的短通道效應環型布植結構類似，因此摻雜區103應具有同等效果，可用以消除垂直式晶體管元件100，因關鍵尺寸縮小所造成的短通道效應。
[0052]請再參照圖1？，由于垂直式晶體管元件100包括有縱向凸出于基材101的凸出部105、位于凸出部105上方的共同漏極110、分別對稱鄰接于凸出部105的源極11匕和1116、對稱覆蓋于凸出部105的側壁1053和1056上的柵介電層10?和10?以及覆蓋于柵介電層1083和10?上的柵極11如和10%，因此可以在凸出部105的側壁1053和1056上，定義出兩個對稱的垂直式晶體管單元。但值得注意的是，其他實施例并不以此為限。例如，在本發明的一些實施例之中，垂直式晶體管元件，也可只包含一個位于凸出部105的單邊側壁1053上的不對稱垂直式晶體管單元。
[0053]另外，在本發明的一些實施例之中，摻雜區可以是一種環型布植結構。請參照圖2八至2(:,圖2八至2(:是根據本發明的另一實施例所繪示的制作垂直式晶體管元件200的部分制作工藝結構剖面示意圖。其中垂直式晶體管元件200的制作流程大致與圖1？所繪示的垂直式晶體管元件100相似。差別在于，制作摻雜區203的流程有所不同。
[0054]本實施例之中，摻雜區203的制作包含下述步驟:首先以蝕刻制作工藝，例如反應離子蝕刻或其他干式蝕刻制作工藝，來移除一部分的基材101，以形成一柱狀體結構的凸出部205(如圖2八所繪示^之后，再進行一斜角“11仏叩匕)離子植入制作工藝202，于基材101之中形成環型摻雜區203，并使一部分的摻雜區203位于凸出部205下方(如圖28所繪示)。后續，再進行如圖X至1？所繪示的制成步驟，形成如圖2(:所繪示的垂直式晶體管元件200。
[0055]在本發明的一實施例之中，垂直式晶體管元件還可以包含另一個摻雜區313。請參照圖3八至38，圖3八至38是根據本發明的又一實施例所繪示的制作垂直式晶體管元件300的部分制作工藝結構剖面示意圖。其中垂直式晶體管元件300的制作流程大致與圖1？所繪示的垂直式晶體管元件100相似。差別在于，垂直式晶體管元件300的制作工藝，還包括一個形成摻雜區313的步驟。
[0056]本實施例之中，摻雜區313的制備方式，是在形成摻雜區103之后，尚未移除一部分基材101之前，對基材101的表面10匕再進行離子植入制作工藝314，用于在基材101的？型阱區10化中，形成另一個？型摻雜區313 (如圖3八所繪示)。其中，摻雜區313距離基材101表面10匕的深度!12，實質介小于摻雜區103距離基材101表面10匕的深度!II。也就是說，摻雜區313與漏極110之間的距離，較摻雜區103與漏極110之間的距離在本發明的一些實施例之中，摻雜區313位于凸出部103之中，且鄰接漏極110。后續，再進行如圖18至1？所繪示的制成步驟，形成如圖38所繪示的垂直式晶體管元件300。
[0057]根據上述實施例，本發明的是提供一種垂直式晶體管元件及其制作方法，其中垂直晶體管包含基材、源極、漏極、柵介電層、柵極。其中，基材具有縱向凸出于基材表面的一凸出部，以及位于凸出部下方的摻雜區。源極具有與摻雜區相異的電性，形成于基材表面上，并鄰接凸出部和摻雜區。漏極位于凸出部上方，且具有與摻雜區相異。柵介電層覆蓋于凸出部的側壁上，且鄰接源極和漏極。柵極覆蓋于柵介電層遠離凸出部的外側。
[0058]由于摻雜區的空間結構和操作電性與平面晶體管用來消除的短通道效應環型布植結構類似，具有同等效果，可用以消除垂直式晶體管元件，因關鍵尺寸縮小所造成的短通道效應。因此通過在基材凸出部下方鄰接源極的區域，形成電性與源極相反，且摻雜濃度較基材高的摻雜區，來抑制短通道效應的效果，有效提升元件的制作工藝良率，解決現有技術面臨的問題，達到上述發明目的。
[0059]雖然已結合以上較佳實施例公開了本發明，然而其并非用以限定本發明。例如，雖然上述實施例，都是以~型場效應晶體管元件來進行說明，但前述的技術特征也適用于？型場效應晶體管元件。任何該領域中熟悉此技術者，在不脫離本發明的精神和范圍內，可作些許的更動與潤飾。因此本發明的保護范圍應以附上的權利要求所界定的為準。
【權利要求】
1.一種直立式晶體管(vertical transistor)元件,包括: 基材，具有至少一凸出部； 第一源極，具有一第一電性，形成于該基材上； 漏極，具有該第一電性，且位于該凸出部上方； 第一柵極，鄰接該凸出部的一第一側壁； 第一柵介電層，位于該第一側壁與該第一柵極之間，且鄰接該第一源極和該漏極；以及 第一摻雜區，具有一第二電性，形成于該凸出部下方，且鄰接該第一源極。
2.如權利要求1所述的直立式晶體管元件，還包括: 第二源極，具有該第一電性，形成于該基材上，且鄰接該第一摻雜區； 第二柵極，鄰接該凸出部的一第二側壁；以及 第二柵介電層，位于該第二側壁與該第二柵極之間，且鄰接該第二源極和該漏極。
3.如權利要求1所述的直立式晶體管元件，其中該基材具有該第二電性，且該第一摻雜區具有實質大于該基材，且實質小于該第一源極的一摻雜濃度。
4.如權利要求1所述的直立式晶體管元件，其中該第一摻雜區，具有一實質為IXlO13Cnr3的一摻雜濃度。
5.如權利要求1所述的直立式晶體管元件，其中該第一電性為P型電性，且該第二電性為N型電性。
6.如權利要求1所述的直立式晶體管兀件，其中該第一電性為N型電性,且該第二電性為P型電性。
7.如權利要求1所述的直立式晶體管元件，其中該凸出部具有一高低差。
8.如權利要求1所述的直立式晶體管元件，還包括一第二摻雜區，具有該第二電性，位于該凸出部之中，且鄰接該漏極。
9.如權利要求1所述的直立式晶體管元件，其中該第一摻雜區是一環型布植結構(halo pocket structure)。
10.一種直立式晶體管元件的制作方法，包含: 提供一基材； 于該基材中形成一凸出部以及位于該凸出部下方的一第一摻雜區； 于該凸出部的一第一側壁上，形成一第一柵介電層和一第一柵極； 于該凸出部上，形成一漏極，鄰接該第一柵介電層，并使其具有與該第一摻雜區相異的一電性；以及 于該基材中形成一第一源極，鄰接該凸出部和該第一柵介電層，其中該第一源極具有與該第一摻雜區相異的一電性。
11.如權利要求10所述的直立式晶體管元件的制作方法，其中形成該第一摻雜區以及該凸出部的步驟，包括: 進行一離子植入制作工藝，在由該基材的一表面算起的一第一深度中，形成該第一摻雜區；以及 移除一部分該基材，以形成該凸出部，并使一部分的該第一摻雜區位于該凸出部下方。
12.如權利要求11所述的直立式晶體管元件的制作方法，其中在移除一部分該基材之前，還包括于該基材的一第二深度，植入與該第一摻雜區相同電性的一第二摻雜區；其中該第二深度，實質小于該第一深度。
13.如權利要求10所述的直立式晶體管元件的制作方法，其中形成該第一摻雜區以及該凸出部的步驟，包括: 移除一部分該基材，以形成該凸出部；以及 進行一離子植入制作工藝，于該基材之中形成該第一摻雜區，并使一部分的該第一摻雜區位于該凸出部下方。
14.如權利要求13所述的直立式晶體管元件的制作方法，其中該第一摻雜區是一環型布植結構。
15.如權利要求10所述的直立式晶體管元件的制作方法，其中形成該第一柵介電層和該第一柵極的步驟包括: 于該基材上，依序形成一介電層和一柵極材料層，以覆蓋該凸出部；以及 以該柵介電層為一蝕刻停止層，進行一無光罩蝕刻。
16.如權利要求10所述的直立式晶體管元件的制作方法，其中形成該第一柵介電層和該第一柵極的同時，還包含于該凸出部的一第二側壁上，形成一第二柵介電層和一第二柵極。
17.如權利要求10所述的直立式晶體管元件的制作方法，其中移除一部分該基材的步驟，包含一干式蝕刻。
【文檔編號】H01L29/06GK104465753SQ201310446781
【公開日】2015年3月25日 申請日期:2013年9月25日 優先權日:2013年9月25日
【發明者】蘇浩, 胡航, 廖鴻 申請人:聯華電子股份有限公司