Mos晶體管及對應的形成方法
【專利摘要】一種MOS晶體管及對應的形成方法，所述MOS晶體管的形成方法包括：在柵極結構兩側的半導體襯底內形成袋狀區后，對所述柵極結構兩側的半導體襯底進行刻蝕，去除部分袋狀區，使得剩余的袋狀區對應的半導體襯底表面低于柵極結構底部的半導體襯底表面，然后在刻蝕后的袋狀區內形成輕摻雜源漏區。由于部分袋狀區被去除，使得袋狀區總的摻雜離子數變少，在經過退火擴散后，擴散后形成的袋狀區的摻雜離子濃度會小于現有技術中經過退火擴散后袋狀區的摻雜離子濃度，使得源漏區與襯底形成的PN結中輕摻雜一邊的雜質濃度降低，從而使得源漏區寄生PN結電容變小，有利于提高MOS晶體管的高頻特性。
【專利說明】MOS晶體管及對應的形成方法
【技術領域】
[0001] 本發明涉及半導體制造技術，特別涉及一種M0S晶體管及對應的形成方法。
【背景技術】
[0002] 目前，隨著小尺寸、低價位、便攜式移動通訊和消費電子產品需求的飛速增長，單 純的數字電路產品已無法滿足需要，帶有模擬電路的混合信號片上系統在集成電路產業中 占據了越來越重要的地位，CMOS模擬電路從低速、低復雜度、小信號、高工作電壓的電路逐 步發展成高速、高復雜度、低工作電壓的混合信號系統。與此同時，器件尺寸的縮小對M0S 晶體管各種寄生效應的降低W及信噪比的提高提出了更高的要求。
[0003] 請參考圖1，為現有的M0S晶體管的剖面結構示意圖，包括：半導體襯底10,位于半 導體襯底10表面的柵極結構11，位于柵極結構11側壁的側墻12 ;位于柵極結構11兩側的 半導體襯底10內的輕慘雜源漏區(未標示)和位于柵極結構11、側墻12兩側的半導體襯底 10內的重慘雜源漏區（未標示)，所述輕慘雜源漏區和重慘雜源漏區共同構成源區14和漏 區15。在所述M0S晶體管中，源區14、漏區15與接觸的半導體襯底10之間的慘雜類型相 反，源區14、漏區15與接觸的半導體襯底10之間形成PN結，M0S晶體管中存在源漏區寄生 PN結電容20。當M0S晶體管的源區14、漏區15電壓發生變化時，所述寄生PN結電容將充 電或放電。而當M0S晶體管工作在頻率較高的高頻狀態時，所述源漏區寄生PN結電容20 的充放電將嚴重影響電路的工作效率，從而影響M0S晶體管的高頻特性。此外，半導體襯底 10的噪聲也將沿著所述源漏區寄生PN結電容20傳遞給M0S晶體管，噪聲還將通過半導體 襯底與各個寄生電容形成的回路向集成電路的各個支路傳遞，進一步嚴重影響整個電路的 性能。因此，M0S晶體管的源漏區寄生PN結電容是衡量和優化M0S晶體管性能的一個重要 參數。但現有技術形成的M0S晶體管的源漏區寄生PN結電容較大。
【發明內容】
[0004] 本發明解決的問題是提供一種M0S晶體管及對應的形成方法，所形成的M0S晶體 管的源漏區寄生PN結電容較小。
[0005] 為解決上述問題，本發明提供一種M0S晶體管的形成方法，包括；提供半導體襯 底，在所述半導體襯底表面形成柵極結構；在所述柵極結構兩側的半導體襯底內形成袋狀 區；對所述柵極結構兩側的半導體襯底進行刻蝕，去除部分厚度的袋狀區，使得所述袋狀區 對應的半導體襯底表面低于柵極結構底部的半導體襯底表面；在刻蝕后的袋狀區內形成輕 慘雜源漏區；在所述柵極結構的側壁形成側墻；W所述側墻和柵極結構為掩膜，在柵極結 構和側墻兩側的半導體襯底內形成重慘雜源漏區，所述輕慘雜源漏區和重慘雜源漏區構成 M0S晶體管的源區和漏區。
[0006] 可選的，所述去除的袋狀區的厚度范圍為10納米?40納米。
[0007] 可選的，對所述柵極結構兩側的半導體襯底進行刻蝕的工藝為濕法刻蝕工藝或干 法刻蝕工藝。
[000引可選的，對所述袋狀區和輕慘雜源漏區進行退火處理。
[0009] 可選的，所述退火處理在形成側墻之前進行、或在形成重慘雜源漏區后進行。
[0010] 可選的，所述袋狀區的慘雜離子類型與源區、漏區的慘雜離子類型相反。
[0011] 可選的，還包括；在所述半導體襯底形成阱區，在所述阱區表面形成柵極結構，在 所述柵極結構兩側的阱區內形成袋狀區、源區和漏區。
[0012] 可選的，所述袋狀區的慘雜離子類型與阱區的慘雜離子類型相同。
[0013] 可選的，所述袋狀區的慘雜離子類型與半導體襯底的慘雜離子類型相同。
[0014] 可選的，所述輕慘雜源漏區的深度小于刻蝕后的袋狀區的深度，且所述袋狀區完 全包裹住輕慘雜源漏區。
[0015] 本發明還提供了一種M0S晶體管，包括；半導體襯底；位于所述半導體襯底表面 的柵極結構，位于所述柵極結構側壁的側墻；位于所述柵極結構兩側的半導體襯底內的袋 狀區，所述袋狀區對應的半導體襯底表面低于柵極結構底部的半導體襯底表面；位于所述 柵極結構兩側且位于所述袋狀區內的輕慘雜源漏區，位于所述柵極結構和側墻兩側的半導 體襯底內的重慘雜源漏區，所述輕慘雜源漏區和重慘雜源漏區構成M0S晶體管的源區和漏 區。
[0016] 可選的，所述袋狀區對應的半導體襯底表面與柵極結構底部的半導體襯底表面的 高度差的范圍為10納米?40納米。
[0017] 可選的，所述袋狀區的慘雜離子類型與源區、漏區的慘雜離子類型相反。
[0018] 可選的，還包括：位于所述半導體襯底內的阱區，所述阱區表面形成有柵極結構， 所述柵極結構兩側的阱區內形成有袋狀區、源區和漏區。
[0019] 可選的，所述袋狀區的慘雜離子類型與阱區的慘雜離子類型相同。
[0020] 可選的，所述袋狀區的慘雜離子類型與半導體襯底的慘雜離子類型相同。
[0021] 可選的，所述輕慘雜源漏區的深度小于刻蝕后的袋狀區的深度，且所述袋狀區完 全包裹住輕慘雜源漏區。
[0022] 與現有技術相比，本發明的技術方案具有W下優點：
[0023] 在柵極結構兩側的半導體襯底內形成袋狀區后，對所述柵極結構兩側的半導體襯 底進行刻蝕，去除部分袋狀區，使得剩余的袋狀區對應的半導體襯底表面低于柵極結構底 部的半導體襯底表面，然后在刻蝕后的袋狀區內形成輕慘雜源漏區。由于所述袋狀區的慘 雜離子濃度不變，使得輕慘雜源漏區在靠近柵極區域的耗盡區較窄，且慘雜濃度較高的袋 狀區有利于調節M0S晶體管的闊值電壓。同時由于部分袋狀區被去除，使得袋狀區總的慘 雜離子數變少，在經過退火擴散后，擴散后形成的袋狀區的慘雜離子濃度會小于現有技術 中經過退火擴散后袋狀區的慘雜離子濃度，使得源漏區與襯底形成的PN結中輕慘雜一邊 的雜質濃度降低，從而使得源漏區寄生PN結電容變小，有利于提高M0S晶體管的高頻特性。
【專利附圖】
【附圖說明】
[0024] 圖1是現有技術的M0S晶體管的剖面結構示意圖；
[00巧]圖2?圖9是本發明實施例的M0S晶體管的形成過程的剖面結構示意圖；
[0026] 圖10是現有技術和本發明實施例的M0S晶體管在半導體襯底內的慘雜離子濃度 分布的比較圖。
【具體實施方式】
[0027] 從【背景技術】中可知，所述源漏區寄生PN結電容將嚴重影響M0S晶體管的工作效 率，特別影響M0S晶體管的高頻特性。由于源漏區寄生PN結電容的計算公式為：
[0028]
【權利要求】
1. 一種MOS晶體管的形成方法，其特征在于，包括： 提供半導體襯底，在所述半導體襯底表面形成柵極結構； 在所述柵極結構兩側的半導體襯底內形成袋狀區； 對所述柵極結構兩側的半導體襯底進行刻蝕，去除部分袋狀區，使得剩余的袋狀區對 應的半導體襯底表面低于柵極結構底部的半導體襯底表面； 在刻蝕后的袋狀區內形成輕慘雜源漏區； 在所述柵極結構的側壁形成側墻； W所述側墻和柵極結構為掩膜，在柵極結構和側墻兩側的半導體襯底內形成重慘雜源 漏區，所述輕慘雜源漏區和重慘雜源漏區構成M0S晶體管的源區和漏區。
2. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，所述去除的袋狀區的厚度 范圍為10納米?40納米。
3. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，對所述柵極結構兩側的半 導體襯底進行刻蝕的工藝為濕法刻蝕工藝或干法刻蝕工藝。
4. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，對所述袋狀區和輕慘雜源 漏區進行退火處理。
5. 如權利要求4所述的M0S晶體管的形成方法，其特征在于，所述退火處理在形成側墻 之前進行、或在形成重慘雜源漏區后進行。
6. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，所述袋狀區的慘雜離子類 型與源區、漏區的慘雜離子類型相反。
7. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，還包括：在所述半導體襯 底形成阱區，在所述阱區表面形成柵極結構，在所述柵極結構兩側的阱區內形成袋狀區、源 區和漏區。
8. 如權利要求7所述的M0S晶體管的形成方法，其特征在于，所述袋狀區的慘雜離子類 型與阱區的慘雜離子類型相同。
9. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，所述袋狀區的慘雜離子類 型與半導體襯底的慘雜離子類型相同。
10. 如權利要求1所述的M0S晶體管的形成方法，其特征在于，所述輕慘雜源漏區的深 度小于刻蝕后的袋狀區的深度，且所述袋狀區完全包裹住輕慘雜源漏區。
11. 一種M0S晶體管，其特征在于，包括： 半導體襯底； 位于所述半導體襯底表面的柵極結構，位于所述柵極結構側壁的側墻； 位于所述柵極結構兩側的半導體襯底內的袋狀區，所述袋狀區對應的半導體襯底表面 低于柵極結構底部的半導體襯底表面； 位于所述柵極結構兩側且位于所述袋狀區內的輕慘雜源漏區，位于所述柵極結構和側 墻兩側的半導體襯底內的重慘雜源漏區，所述輕慘雜源漏區和重慘雜源漏區構成M0S晶體 管的源區和漏區。
12. 如權利要求11所述的M0S晶體管，其特征在于，所述袋狀區對應的半導體襯底表面 與柵極結構底部的半導體襯底表面的高度差的范圍為10納米?40納米。
13. 如權利要求11所述的M0S晶體管，其特征在于，所述袋狀區的慘雜離子類型與源 區、漏區的慘雜離子類型相反。
14. 如權利要求11所述的MOS晶體管，其特征在于，還包括；位于所述半導體襯底內的 阱區，所述阱區表面形成有柵極結構，所述柵極結構兩側的阱區內形成有袋狀區、源區和漏 區。
15. 如權利要求14所述的MOS晶體管，其特征在于，所述袋狀區的慘雜離子類型與阱區 的慘雜離子類型相同。
16. 如權利要求11所述的MOS晶體管，其特征在于，所述袋狀區的慘雜離子類型與半導 體襯底的慘雜離子類型相同。
17. 如權利要求11所述的MOS晶體管，其特征在于，所述輕慘雜源漏區的深度小于刻蝕 后的袋狀區的深度，且所述袋狀區完全包裹住輕慘雜源漏區。
【文檔編號】H01L21/337GK104465789SQ201310442522
【公開日】2015年3月25日 申請日期:2013年9月24日 優先權日:2013年9月24日
【發明者】邱慈云, 劉欣, 施雪捷 申請人:中芯國際集成電路制造(上海)有限公司