半導體器件的制作方法

半導體器件的制作方法
【專利摘要】根據一個實施方式，半導體器件包括：第1導電類型的半導體襯底（1）、第2導電類型的第1半導體層（2）、第1導電類型的第2半導體層（3）、第2導電類型的第3半導體層（4）、第1電極（A）和第2電極（C）。第2半導體層（3）從第1半導體層（2）的表面到達半導體襯底（1），包圍第1半導體層（2）。第3半導體層（4）在被第2半導體層（3）包圍的第1半導體層（2）的表面選擇性地設置成從第2半導體層（3）離開。半導體襯底（1）與第3半導體層（4）之間的耐壓比第2半導體層（3）與第3半導體層（4）之間的耐壓低。
【專利說明】半導體器件
[0001](相關申請的引用)
[0002]本申請享有以日本專利申請第2013-034711號(申請日:2013年2月25日)為基礎申請的優先權。本申請通過援弓I該基礎申請而包含其全部內容。
【技術領域】
[0003]在此說明的實施方式一般地涉及半導體器件。
【背景技術】
[0004]為了保護半導體元件免受因ESD (Electro Static Discharge,靜電放電)造成的破壞，在半導體元件的輸入端子與接地端子之間連接ESD保護二極管。
[0005]制造在一個芯片內作為元件只具有ESD保護二極管的半導體器件，或者，在一個芯片內具有ESD保護二極管和應保護的半導體元件的半導體器件。二極管的p-n結的面積越大，ESD保護二極管的ESD耐量越高。
[0006]但是，為了提高ESD耐量而增大二極管的p-n結的面積，則芯片的面積增大，產生生產成本會增加的問題。

【發明內容】

[0007](發明要解決的問題)
[0008]本發明要解決的問題是提供具有ESD耐量高的ESD保護二極管的半導體器件。
[0009](用來解決問題的方案)
[0010]根據一個實施方式，半導體器件包括:第I導電類型的半導體襯底、第2導電類型的第I半導體層、第I導電類型的第2半導體層、第2導電類型的第3半導體層、第I電極和第2電極。第I半導體層設置在半導體襯底上。第2半導體層從第I半導體層的表面到達半導體襯底，包圍第I半導體層。第3半導體層在被第2半導體層包圍的第I半導體層的表面選擇性地設置成從第2半導體層離開，具有比第I半導體層的第2導電類型雜質濃度高的第2導電類型雜質濃度。第I電極與半導體襯底電氣連接。第2電極與第3半導體層電氣連接。半導體襯底與第3半導體層之間的耐壓比第2半導體層與第3半導體層之間的耐壓低。
[0011](發明的效果)
[0012]本發明可以提供具有ESD耐量高的ESD保護二極管的半導體器件。
【專利附圖】

【附圖說明】
[0013]圖1是根據實施方式I的半導體器件的剖面圖。
[0014]圖2是根據實施方式I的半導體器件的平面圖。
[0015]圖3是根據實施方式I的變形例I的半導體器件的平面圖。
[0016]圖4是根據比較例的半導體器件的剖面圖。[0017]圖5是根據實施方式I的變形例2的半導體器件的剖面圖。
[0018]圖6是根據實施方式2的半導體器件的剖面圖。
[0019]圖7是根據實施方式3的半導體器件的剖面圖。
[0020]圖8是根據實施方式4的半導體器件的剖面圖。
【具體實施方式】
[0021]下面，參照【專利附圖】

【附圖說明】本發明的實施方式。實施方式中的說明中使用的圖是為了容易說明而示意性地示出的，圖中的各要素的形狀、尺寸、大小關系等在實際實施時不必限于圖中所示的，可以在能得到本發明的效果的范圍內適宜變更。以第I導電類型為P型、第2導電類型為η型進行說明，但也可以設為分別相反的導電類型。作為半導體，以硅為例進行說明，但也可以適用于碳化娃(SiC)、氮化物半導體(AlGaN)等的化合物半導體。在η型的導電類型用η+、η、η—表示時，η型雜質濃度按該順序降低。P型也是一樣，P型雜質濃度按Ρ、Ρ_的順序降低。根據各實施方式的半導體器件是只具有ESD保護二極管的或者具有ESD保護二極管和其它半導體元件的半導體器件。為了簡化說明，在各實施方式中，只說明作為要部的ESD保護二極管的部分。
[0022](實施方式I)
[0023]用圖1至圖3說明根據本發明的實施方式I的半導體器件。圖1是根據本實施方式的半導體器件的剖面圖。圖2是根據本實施方式的半導體器件的平面圖。圖3是根據本實施方式的變形例I的半導體器件的平面圖。
[0024]像圖1和圖2所示的那樣，根據本實施方式的半導體器件包括:ρ型半導體襯底I(第I導電類型的半導體襯底)、η_型外延層2 (第2導電類型的第I半導體層)、ρ型半導體層3 (第I導電類型的第2半導體層)、η+型接觸層4 (第2導電類型的第3半導體層)、陽極電極A (第I電極)和陰極電極C (第2電極)。P型半導體襯底1、n-型外延層2、P型半導體層3和η+型接觸層4由例如硅構成。
[0025]rT型外延層2是在p型半導體襯底I上外延生長的η型的半導體。rT型外延層2具有例如I X IO13~I X IO1Vcm3的η型雜質濃度。
[0026]P型半導體層3設置成從η型外延層2的表面到達ρ型半導體襯底I，包圍η-型外延層2。像圖2所示的那樣，被ρ型半導體層3包圍的η-型外延層2的形狀是例如圓形。
[0027]在η-型外延層2的表面選擇性地設置η.型接觸層4。此時，η.型接觸層4設置成隔著η—型外延層2從ρ型半導體層3離開。即，像圖2所示的那樣，η+型接觸層4位于η_型外延層2的大致中心，具有例如圓形形狀。η+型接觸層4具有比η-型外延層2的η型雜質濃度高的η型雜質濃度，例如具有IX IO19~IX 102°/cm3的η型雜質濃度。另外，希望在平面視圖上看時的η+型接觸層4的圓心與η-型外延層2的圓心一致，但是不限于此。
[0028]ρ型半導體層3和η+型接觸層4是在通過利用離子注入從η_型外延層2的表面注入各雜質之后實施熱處理而形成的雜質擴散層。但是，P型半導體層3和η+型接觸層4的形成方法不限于此。P型半導體層3和η+型接觸層4也可以設為以埋入除去了 η—型外延層2的一部分的部分的方式形成的層。另外，P型半導體層3也可以作為ρ型半導體襯底I的一部分。
[0029]在rT型外延層2的表面上，η+型接觸層4從ρ型半導體層3離開的距離中的最短距離設為LI。n+型接觸層4的圓心與η-型外延層2的圓心一致時，η+型接觸層4從ρ型半導體層3離開的距離在哪個部分都一樣，為LI。但是，在兩個圓心不一致時，η+型接觸層4從ρ型半導體層3離開的距離不一樣，有偏差。在根據本實施方式的半導體器件中，示出兩個圓心大致一致的例子。
[0030]另一方面，在與rT型外延層2的表面垂直的方向上，n+型接觸層4的底從ρ型半導體襯底I離開的距離為L2。在n+型接觸層4中，η型雜質濃度從η+型接觸層4的表面朝著底減少。η+型接觸層4的η型雜質濃度在η+型接觸層4的底處是η-型外延層2的η型雜質濃度。在根據本實施方式的半導體器件中，η-型外延層2的厚度和η+型接觸層4的η-型外延層2的表面上的形狀設定成LI的長度比L2大(B卩，L2 < LI)。
[0031]陽極電極A與ρ型半導體襯底I電氣連接。陽極電極A可以與ρ型半導體襯底I的和η_型外延層2相反側的表面電氣連接。或者，陽極電極A也可以從η_型外延層2側隔著P型半導體層3與ρ型半導體襯底I電氣連接。陰極電極C與η+型接觸層4電氣連接。
[0032]在根據本實施方式的半導體器件中，如果在陽極電極A與陰極電極C之間施加反向偏置電壓，則在P型半導體層3與η+型接觸層4之間和在P型半導體襯底I與η+型接觸層4之間中的、距離最短的部分處耐壓最低，發生擊穿。在此，在根據本實施方式的半導體器件中，由于L2 < LI，所以在與η_型外延層2的表面垂直的方向上，在η+型接觸層4與ρ型半導體襯底I之間耐壓最低而發生擊穿。即，在根據本實施方式的半導體器件中，P型半導體襯底I與η+型接觸層4之間的耐壓比ρ型半導體層3與η+型接觸層4之間的耐壓低。其結果，因擊穿產生的電流從η+型接觸層4的底朝著ρ型半導體襯底I流動。
[0033]根據本實施方式的半導體器件，只要剖面結構具有圖1的結構就可以，其平面結構，除了圖2中舉出的結構以外，也可以設為例如圖3中舉出的結構。在圖3的平面圖所示的半導體器件中，η_型外延層2的平面形狀為四邊形，η+型接觸層4的平面形狀也同樣地為四邊形。在本實施方式的變形例I中，兩個四邊形以中心一致的正方形示出。在此，在η—型外延層2的表面上，關于ρ型半導體層3與η.型接觸層4的離開距離，相對于上述兩個四邊形中的角與角之間的距離L3，邊與邊之間的距離更短，把它作為最短距離LI。
[0034]在變形例I的情況下也是，與實施方式I同樣地，由于具有L2 < LI的關系，所以P型半導體襯底I與η+型接觸層4之間的耐壓比ρ型半導體層3與η+型接觸層4之間的耐壓低。其結果，因擊穿產生的電流從η+型接觸層4的底朝著ρ型半導體襯底I流動。作為根據本實施方式的半導體器件的要部的ESD保護二極管，只要滿足L2 < LI的關系，也可以具有圖2和圖3所示的平面圖以外的平面圖的結構。
[0035]接著，圖4示出根據比較例的半導體器件的剖面圖。在根據比較例的半導體器件中，像圖4所示的那樣，rT型外延層2的表面上的n+型接觸層4從ρ型半導體層3離開的距離中的最短距離LI，比與η-型外延層2的表面垂直的方向上的η+型接觸層4從ρ型半導體襯底I離開的距離L2短(B卩，L2 > LI)。根據比較例的半導體器件與根據本實施方式的半導體器件在這一點上不同。
[0036]因此，在根據比較例的半導體器件中，在η-型外延層2的表面上的η+型接觸層4與P型半導體層3之間發生擊穿。由此，因擊穿產生的電流，像圖4中用箭頭所示的那樣，從η+型接觸層4的側面通過η-型外延層2的表面，經由ρ型半導體層3，流入ρ型半導體襯底I。因此，在η+型接觸層4的側面由于因擊穿造成的電流集中，所以ESD保護二極管容易被破壞。因該ESD保護二極管的擊穿而進行ESD。因此，在根據比較例的半導體器件中ESD保護二極管的ESD耐量低。
[0037]與此相對，在根據本實施方式的半導體器件中，LI比L2長。因此，在根據本實施方式的半導體器件中，在與n_型外延層2的表面垂直的方向上的n+型接觸層4與ρ型半導體襯底I之間發生擊穿。由此，因擊穿產生的電流從n+型接觸層4的底面朝著ρ型半導體襯底I的表面在η-型外延層2中垂直地流動。由于n+型接觸層4的底面積比n+型接觸層4的側面積大，所以在根據本實施方式的半導體器件中，因擊穿造成的電流密度低。因此，在根據本實施方式的半導體器件中，與根據比較例的半導體器件相比，可以維持ESD保護二極管在芯片內占的面積，同時提高ESD保護二極管的ESD耐量。
[0038]接著，圖5示出根據實施方式I的變形例2的半導體器件的剖面圖。像圖5所示的那樣，根據變形例2的半導體器件是將根據實施方式I的半導體器件的各半導體層的導電類型設為相反的。即，在根據變形例2的半導體器件中，以第I導電類型為η型、第2導電類型為P型。另外，以第I電極為陰極電極C、第2電極為陽極電極Α。
[0039]因此，在根據變形例2的半導體器件中，電流朝與根據實施方式I的半導體器件相反的方向流動。除了這一點以外，根據變形例2的半導體器件具有與根據實施方式I的半導體器件同樣的動作和效果。
[0040](實施方式2)
[0041]用圖6說明根據實施方式2的半導體器件。圖6是根據實施方式2的半導體器件的剖面圖。另外，對與實施方式I中說明過的構成相同的部分用相同的附圖標記或記號，省略其說明。以與實施方式I的不同點為主進行說明。
[0042]像圖6所示的那樣，根據本實施方式的半導體器件在η-型外延層2中包括:從η+型接觸層4的表面比η+型接觸層4的底更向ρ型半導體襯底側延伸、沿η+型接觸層4的外周設置的溝槽5。另外，在根據本實施方式的半導體器件中，在與η—型外延層2的表面垂直的方向上的η+型接觸層4從ρ型半導體襯底I離開的距離L2與rT型外延層2的表面上的n+型接觸層4從ρ型半導體層3離開的距離中的最短距離LI之間，沒有任何制約。在以上的點上，根據本實施方式的半導體器件與根據實施方式I的半導體器件不同。
[0043]在根據本實施方式的半導體器件中，在n_型外延層2的表面上，在n+型接觸層4與P型半導體層3之間存在溝槽5。該溝槽作為容量非常小的電容器起作用。因此，如果在陽極電極A與陰極電極C之間施加反向偏置電壓，則在n+型接觸層4與ρ型半導體層3之間施加的電壓的大部分在n_型外延層2的表面上被施加到溝槽5上。
[0044]其結果，在與n_型外延層2的表面平行的方向上，n_型外延層2與ρ型半導體層3的p-n結處幾乎不再發生擊穿。因此，在根據本實施方式的半導體器件中，即使不像實施方式I那樣滿足L2 < LI的條件，也在與n_型外延層2的表面垂直的方向上的n+型接觸層4與ρ型半導體襯底I之間發生擊穿。由此，因擊穿產生的電流從n+型接觸4層的底面朝著P型半導體襯底I的表面在f型外延層2中垂直地流動。在根據本實施方式的半導體器件中，與根據實施方式I的半導體器件同樣地，與根據比較例的半導體器件相比，可以維持ESD保護二極管在芯片內占的面積，同時提高ESD保護二極管的ESD耐量。
[0045]在根據本實施方式的半導體器件中，不受L2 < LI的制約地在與η-型外延層2的表面垂直的方向上的η+型接觸層4與ρ型半導體襯底I之間發生擊穿。因此，在根據本實施方式的半導體器件中，與根據實施方式I的半導體器件相比，在n-型外延層2的表面上，可以增大η+型接觸層4的面積。其結果，在根據本實施方式的半導體器件中，可以進一步提高ESD保護二極管的ESD耐量。
[0046]但是，如果LI過短，則溝槽5的正下方的從η+型接觸層4的底到ρ型半導體層3的路徑的距離會比L2短。此時，在溝槽5的正下方的從η+型接觸層4的底到ρ型半導體層3的路徑中會引起擊穿。為了防止這一點，LI越短，則溝槽5形成得越深，設為使溝槽5的正下方的從η+型接觸層4的底到ρ型半導體層3的路徑的距離比L2長。為了在與η_型外延層2的表面垂直的方向上的η+型接觸層4與ρ型半導體襯底I之間確實發生擊穿，也可以使溝槽5形成為到達ρ型半導體襯底I。
[0047](實施方式3)
[0048]用圖7說明根據實施方式3的半導體器件。圖7是根據實施方式3的半導體器件的剖面圖。另外，對與實施方式2中說明過的構成相同的部分用相同的附圖標記或記號，省略其說明。以與實施方式2的不同點為主進行說明。
[0049]像圖7所示的那樣，根據本實施方式的半導體器件，是在根據實施方式2的半導體器件中還包括覆蓋溝槽5的側壁和底面的絕緣膜6。絕緣膜6是例如氧化硅，但也可以是氮化硅或者氮氧化硅。絕緣膜6不僅設置在溝槽5內，也可以設置在η_型外延層2的表面和P型半導體層3的表面上。在這一點上，根據本實施方式的半導體器件與根據實施方式2的半導體器件不同。
[0050]根據本實施方式的半導體器件，由于與根據實施方式2的半導體器件相比包括絕緣膜6，可以防止溝槽5內的異物造成的短路。除此以外，根據本實施方式的半導體器件具有與根據實施方式2的半導體器件同樣的效果。
[0051](實施方式4)
[0052]用圖8說明根據實施方式4的半導體器件。圖8是根據實施方式4的半導體器件的剖面圖。另外，對與實施方式3中說明過的構成相同的部分用相同的附圖標記或記號，省略其說明。以與實施方式2的不同點為主進行說明。
[0053]根據本實施方式的半導體器件，是在根據實施方式3的半導體器件中包括埋入溝槽5的絕緣膜6。在這一點上，根據本實施方式的半導體器件與根據實施方式3的半導體器件不同。埋入了絕緣膜6的溝槽5作為容量大的電容器起作用。在根據本實施方式的半導體器件中也可以得到與根據實施方式3的半導體器件同樣的效果。
[0054]雖然說明了本發明的幾個實施方式，但這些實施方式都是作為例子提出的，并非用來限定本發明的范圍。這些新的實施方式可以以其它的各種方式實施，在不脫離發明的主要構思的范圍內，可以進行各種省略、改寫、變更。這些實施方式及其變形都包含在發明的范圍和主要構思內，且包含在權利要求書記載的發明及其等價的范圍內。
【權利要求】
1.一種半導體器件，其特征在于，包括: 第1導電類型的半導體襯底； 設置在上述半導體襯底上的第2導電類型的第1半導體層； 從上述第1半導體層的表面到達上述半導體襯底，包圍上述第1半導體層的第1導電類型的第2半導體層； 從上述第2半導體層離開，被上述第2半導體層包圍，具有比上述第1半導體層的第2導電類型雜質濃度高的第2導電類型雜質濃度的第2導電類型的第3半導體層； 與上述半導體襯底電氣連接的第1電極；以及 與上述第3半導體層電氣連接的第2電極，且 上述半導體襯底與上述第3半導體層之間的耐壓比上述第2半導體層與上述第3半導體層之間的耐壓低。
2.如權利要求1所述的半導體器件，其特征在于: 與上述表面平行的方向上的、上述第2半導體層與上述第3半導體層的離開距離的最小值比與上述表面垂直的方向上的、上述第3半導體層的底與上述半導體襯底的離開距離大。
3.如權利要求1所述的半導體器件，其特征在于: 在上述第1半導體層還包括:沿上述第3半導體層的外周，從上述表面比上述第3半導體層的底更向上述半導體襯底側延伸的溝槽。
4.如權利要求3所述的半導體器件，其特征在于: 還包括覆蓋上述溝槽的側壁和底面的絕緣膜。
5.如權利要求3所述的半導體器件，其特征在于: 還包括埋入上述溝槽的絕緣膜。
6.如權利要求3所述的半導體器件，其特征在于: 與上述表面平行的方向上的、上述第2半導體層與上述第3半導體層的第1離開距離的最小值比與上述表面垂直的方向上的、上述第3半導體層的底與上述半導體襯底的第2離開距離小。
7.如權利要求6所述的半導體器件，其特征在于: 沿上述溝槽的側壁和底面地從在上述溝槽的側壁露出的上述第3半導體層的底到上述第2半導體層的路徑比上述第2離開距離長。
8.如權利要求7所述的半導體器件，其特征在于: 上述溝槽到達半導體襯底。
9.如權利要求1所述的半導體器件，其特征在于: 上述第3半導體層中的雜質濃度從上述第3半導體層的表面朝著上述第3半導體層的底減少，上述第3半導體層的雜質濃度在底處為上述第1半導體層的雜質濃度。
10.如權利要求1所述的半導體器件，其特征在于: 上述第1導電類型是P型，上述第2導電類型是η型。
11.如權利要求1所述的半導體器件，其特征在于: 上述第1導電類型是η型，上述第2導電類型是P型。
12.—種半導體器件，其特征在于，包括:第I導電類型的半導體襯底； 設置在上述半導體襯底上、具有溝槽的第2導電類型的第I半導體層； 從上述第1半導體層的表面到達上述半導體襯底，包圍上述第I半導體層的第I導電類型的第2半導體層； 從上述第2半導體層離開，被上述第2半導體層包圍，具有比上述第I半導體層的第2導電類型雜質濃度高的第2導電類型雜質濃度的第2導電類型的第3半導體層； 與上述半導體襯底電氣連接的第I電極；以及 與上述第3半導體層電氣連接的第2電極，且 上述溝槽是沿上述第3半導體層的外周地從上述表面比上述第3半導體層的底更向上述半導體襯底側延伸的溝槽， 上述半導體襯底與上述第3半導體層之間的耐壓比上述第2半導體層與上述第3半導體層之間的耐壓低。
13.如權利要求12所述的半導體器件，其特征在于: 還包括覆蓋上述溝槽的側壁和底面的絕緣膜。
14.如權利要求12所述的半導體器件，其特征在于: 還包括埋入上述溝槽的絕緣膜。
15.如權利要求12所述的半導體器件，其特征在于: 與上述表面平行的方向上的、上述第2半導體層與上述第3半導體層的第I離開距離的最小值比與上述表面垂直的方向上的、上述第3半導體層的底與上述半導體襯底的第2離開距離小。
16.如權利要求15所述的半導體器件，其特征在于: 沿上述溝槽的側壁和底面地從在上述溝槽的側壁露出的上述第3半導體層的底到上述第2半導體層的路徑比上述第2離開距離長。
17.如權利要求16所述的半導體器件，其特征在于: 上述溝槽到達半導體襯底。
18.如權利要求12所述的半導體器件，其特征在于: 上述第3半導體層中的雜質濃度從上述第3半導體層的表面朝著上述第3半導體層的底減少，上述第3半導體層的雜質濃度在底處為上述第I半導體層的雜質濃度。
19.如權利要求12所述的半導體器件，其特征在于: 上述第I導電類型是P型，上述第2導電類型是η型。
20.如權利要求12所述的半導體器件，其特征在于: 上述第I導電類型是η型，上述第2導電類型是P型。
【文檔編號】H01L29/06GK104009094SQ201310439897
【公開日】2014年8月27日 申請日期:2013年9月25日 優先權日:2013年2月25日
【發明者】崔秀明 申請人:株式會社東芝