一種半導體器件的制造方法
【專利摘要】本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上形成具有多個淺溝槽隔離結構的圖案的硬掩膜層；在所述半導體襯底中形成所述多個淺溝槽隔離結構；實施干法蝕刻和濕法蝕刻去除所述多個淺溝槽隔離結構高出所述半導體襯底的部分；去除所述硬掩膜層。根據本發明，實施干法蝕刻和濕法蝕刻去除所述多個淺溝槽隔離結構高出所述半導體襯底的部分，可以使所述去除之后的位于所述半導體襯底上的不同區域的淺溝槽隔離結構的高度相一致。
【專利說明】一種半導體器件的制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種形成淺溝槽隔離(STI)結構的方法。
【背景技術】
[0002]在半導體制造工藝中，所形成的淺溝槽隔離結構的性能對于最后形成的半導體器件的電學性能而言至關重要。隨著半導體器件特征尺寸的不斷減小，為了確保在半導體襯底中形成的溝槽中實現構成淺溝槽隔離結構的氧化物的無隙填充，通常實施多次沉積工藝完成所述氧化物的填充。由于受到所述溝槽的特征尺寸的制約，導致所述多次沉積工藝中的每一次沉積的沉積速率存在差異，因而，在進行高溫退火之后，所述多次沉積工藝中的每一次沉積所形成的氧化物的致密程度存在差異。在形成淺溝槽隔離結構之后，需要去除淺溝槽隔離結構高出半導體襯底的部分，通常采用濕法蝕刻來完成所述淺溝槽隔離結構高出半導體襯底的部分的去除，例如腐蝕液為稀釋的氫氟酸(DHF)的濕法蝕刻。由于構成淺溝槽隔離結構的多層氧化物的致密程度存在差異，導致所述濕法蝕刻對所述多層氧化物的蝕刻速率存在差異，因而，在所述濕法蝕刻之后，位于半導體襯底的不同區域的淺溝槽隔離結構高出半導體襯底的部分的去除效果不同，有的完全去除，有的去除大部分，有的去除一小部分。
[0003]如圖1A所示，在所述濕法蝕刻之后，位于半導體襯底100的形成器件密度較大的區域的淺溝槽隔離結構101的高度低于位于半導體襯底100的形成器件密度較小的區域的淺溝槽隔離結構102的高度。造成這一現象的原因可能是，在半導體襯底100的形成器件密度較大的區域形成的淺溝槽隔離結構101的寬度的特征尺寸小于在半導體襯底100的形成器件密度較小的區域形成的淺溝槽隔離結構102的寬度的特征尺寸，導致所述多次沉積工藝所形成的構成淺溝槽隔離結構101的多層氧化物相比構成淺溝槽隔離結構102的多層氧化物具有微小的致密程度的差異；在所述濕法蝕刻過程中，相對于構成淺溝槽隔離結構102的多層氧化物，所述濕法蝕刻的腐蝕液對構成淺溝槽隔離結構101的多層氧化物具有更大的蝕刻速率。
[0004]相對于所述濕法蝕刻，若采用干法蝕刻去除所述淺溝槽隔離結構高出半導體襯底的部分，則由上述原因造成的位于半導體襯底100的形成器件密度較大的區域的淺溝槽隔離結構101與位于半導體襯底100的形成器件密度較小的區域的淺溝槽隔離結構102之間的高度差將會明顯減小。但是，如圖1B所示，在所述干法蝕刻之后，位于半導體襯底100的形成器件密度較大的區域的淺溝槽隔離結構101的高度略微高于位于半導體襯底100的形成器件密度較小的區域的淺溝槽隔離結構102的高度。
[0005]由于形成在半導體襯底的不同區域的淺溝槽隔離結構的高度不一致，導致后續在半導體襯底上形成柵極介電層和柵極材料層以后，由柵極介電層和柵極材料層構成的柵極結構的高度也不一致，進而造成形成在半導體襯底的不同區域的器件的電學性能的差異。
[0006]因此，需要提出一種方法，以解決上述問題。
【發明內容】
[0007]針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成具有多個淺溝槽隔離結構的圖案的硬掩膜層；在所述半導體襯底中形成所述多個淺溝槽隔離結構；實施干法蝕刻和濕法蝕刻去除所述多個淺溝槽隔離結構高出所述半導體襯底的部分；去除所述硬掩膜層。
[0008]進一步，所述多個淺溝槽隔離結構中形成于所述半導體襯底的具有不同形成器件密度的區域的部分高度相同且寬度不同，所述多個淺溝槽隔離結構中形成于所述半導體襯底的具有同一形成器件密度的區域的部分高度相同且寬度相同。
[0009]進一步，所述硬掩膜層為氮化硅層。
[0010]進一步，形成所述多個淺溝槽隔離結構的步驟包括:以所述硬掩膜層為掩膜，在所述半導體襯底中蝕刻出用于形成所述多個淺溝槽隔離結構的溝槽；在所述溝槽中及所述硬掩膜層上沉積隔離材料；執行化學機械研磨工藝以研磨所述隔離材料，直至露出所述硬掩膜層。
[0011]進一步，所述隔離材料為氧化物。
[0012]進一步，所述沉積分多次完成，且每次沉積的隔離材料相同。
[0013]進一步，在所述沉積和所述研磨之后，分別實施退火。
[0014]進一步，所述干法蝕刻的蝕刻氣體為包含NF3和NH3的混合物或者包含H2和NF3的混合物，所述濕法蝕刻的腐蝕液為稀釋的氫氟酸。
[0015]進一步，所述干法蝕刻的實施過程包括下述步驟:將所述蝕刻氣體在外圍的射頻作用下轉化為包含F離子、HF離子和NH4離子的等離子體；將所述等離子體導入已放置所述半導體襯底的刻蝕腔室，在25-30°C下，所述等離子體與構成所述多個淺溝槽隔離結構的隔離材料發生反應生成易揮發的絡合物；將所述半導體襯底的溫度提高到100°C以上，使所述絡合物揮發從所述刻蝕腔室中排出。
[0016]進一步，所述干法蝕刻的壓力為2_3Torr，所述射頻的功率為15-50W。
[0017]進一步，采用濕法刻蝕工藝實施所述硬掩膜層的去除。
[0018]進一步，在所述硬掩膜層的去除之后，還包括對所述半導體襯底及所述多個淺溝槽隔離結構實施濕法清洗的步驟。
[0019]進一步，在所述濕法清洗之后，還包括在所述半導體襯底上形成柵極結構的步驟，所述柵極結構包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層
[0020]根據本發明，實施干法蝕刻和濕法蝕刻去除所述多個淺溝槽隔離結構高出半所述導體襯底的部分，可以使所述去除之后的位于所述半導體襯底上的不同區域的淺溝槽隔離結構的高度相一致。
【專利附圖】
【附圖說明】
[0021]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0022]附圖中:
[0023]圖1A為在形成淺溝槽隔離結構時采用濕法蝕刻去除淺溝槽隔離結構高出半導體襯底的部分后形成在半導體襯底的不同區域的淺溝槽隔離結構的高度出現不一致的示意性剖面圖；
[0024]圖1B為在形成淺溝槽隔離結構時采用干法蝕刻去除淺溝槽隔離結構高出半導體襯底的部分后形成在半導體襯底的不同區域的淺溝槽隔離結構的高度出現不一致的示意性剖面圖；
[0025]圖2A-圖2C為根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0026]圖3為根據本發明示例性實施例的方法形成淺溝槽隔離結構的流程圖。
【具體實施方式】
[0027]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0028]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的形成淺溝槽隔離結構的方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0029]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0030][示例性實施例]
[0031]下面，參照圖2A-圖2C和圖3來描述根據本發明示例性實施例的方法形成淺溝槽隔離結構的詳細步驟。
[0032]參照圖2A-圖2C，其中示出了根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0033]首先，如圖2A所示，提供半導體襯底200，半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底200的構成材料選用單晶硅。
[0034]對于半導體襯底200而言，將要形成的器件密度較大的區域形成有淺溝槽隔離結構201，將要形成的器件密度較小的區域形成有淺溝槽隔離結構202。本領域技術人員應當知曉的是，半導體襯底200的將要形成器件的區域不限于上述兩個區域，在此為了簡化，圖2A僅示出了半導體襯底200的將要形成器件的兩個不同的區域。淺溝槽隔離結構201和202是同步形成的，淺溝槽隔離結構201的寬度的特征尺寸小于淺溝槽隔離結構202的寬度的特征尺寸，淺溝槽隔離結構201的高度的特征尺寸與淺溝槽隔離結構202的高度的特征尺寸相同。半導體襯底200中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。
[0035]在本發明的一個示范性實施例中，形成淺溝槽隔離結構201和202的工藝步驟包括:在半導體襯底200上形成硬掩膜層203，采用本領域技術人員所熟習的各種適宜的工藝技術形成硬掩膜層203，例如化學氣相沉積工藝，硬掩膜層203的材料優選氮化硅；圖案化硬掩膜層203，以在硬掩膜層203中形成構成淺溝槽隔離結構201和202的圖案的開口，該過程包括:在硬掩膜層203上形成具有淺溝槽隔離結構201和202的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻硬掩膜層203直至露出半導體襯底200，采用灰化工藝去除所述光刻膠層；以圖案化的硬掩膜層203為掩膜，在半導體襯底200中蝕刻出用于形成淺溝槽隔離結構201和202的溝槽；在所述溝槽中以及硬掩膜層203上沉積隔離材料，所述隔離材料通常為氧化物，優選HARP;執行化學機械研磨工藝以研磨所述隔離材料，直至露出硬掩膜層203。在上述過程中，為了確保在所述溝槽中實現隔離材料的無隙填充，所述隔離材料的沉積分多次(通常為三次)完成，每一次所形成的隔離材料的構成是相同的。在所述沉積之后，執行退火，以使形成的隔離材料致密化，提升其機械強度。在所述研磨之后，執行另一退火，以修復上述過程對半導體襯底200的損傷，改善淺溝槽隔離結構201和202與半導體襯底200之間的界面特性。
[0036]需要說明的是，在上述示范性實施例中，形成硬掩膜層203之前，可以先形成一層薄層氧化物作為緩沖層，以釋放硬掩膜層203和半導體襯底200之間的應力；沉積隔離材料之前，在硬掩膜層203上以及用于形成淺溝槽隔離結構201和202的溝槽的側壁和底部形成另一薄層氧化物構成襯里層；為了簡化，所述緩沖層和襯里層均未示出。
[0037]接著，如圖2B所示，實施干法蝕刻和濕法蝕刻去除淺溝槽隔離結構201和202高出半導體襯底200的部分。
[0038]在本實施例中，干法蝕刻的蝕刻氣體為包含NF3和NH3的混合物或者包含H2和NF3的混合物。所述干法蝕刻不同于常規的等離子體干法蝕刻，首先，將上述蝕刻氣體在外圍的射頻作用下轉化為包含F離子、HF離子和NH4離子的等離子體；接著，將上述等離子體導入已放置半導體襯底200的刻蝕腔室，在常溫(25-30°C)下，上述等離子體與構成淺溝槽隔離結構201和202的隔離材料發生反應生成易揮發的絡合物；然后，將半導體襯底200的溫度提高到100°C以上，使所述絡合物揮發從刻蝕腔室中排出。所述干法蝕刻的壓力為2-3Torr(毫米汞柱)，所述射頻的功率為15-50W。需要說明的是，在外圍的射頻作用下，其它能夠轉化為可以與所述隔離材料反應生成易揮發的絡合物的等離子體的蝕刻氣體均落入本發明的保護范圍之內。
[0039]在本實施例中，濕法蝕刻的腐蝕液優選稀釋的氫氟酸。需要說明的是，所述干法蝕刻和所述濕法蝕刻的實施不分先后順序。
[0040]相比現有工藝單獨使用濕法蝕刻或者干法蝕刻去除淺溝槽隔離結構201和202高出半導體襯底200的部分，本發明采用聯合干法蝕刻和濕法蝕刻的方式實施所述去除，對構成淺溝槽隔離結構201和202的多層氧化物的蝕刻速率的差異很小，因此，在聯合實施所述干法蝕刻和所述濕法蝕刻之后，淺溝槽隔離結構201和202的高度幾近相同。
[0041]接著，如圖2C所示，去除硬掩膜層203。在本實施例中，采用濕法蝕刻實施硬掩膜層203的去除，所述濕法蝕刻的腐蝕液優選熱磷酸。然后，實施濕法清洗過程，以去除半導體襯底200以及淺溝槽隔離結構201和202表面的殘留物(主要來自前述蝕刻過程)和雜質。所述濕法清洗的清洗液為稀釋的氫氟酸。
[0042]至此，完成了根據本發明示例性實施例的方法實施的工藝步驟。接下來，可以實施常規的半導體器件前端制造工藝:
[0043]在一個示范性實施例中，首先，在半導體襯底200上形成柵極結構，作為示例，柵極結構包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
[0044]具體地，柵極介電層的構成材料包括氧化物，例如二氧化硅(Si02)。選用S12作為柵極介電層的構成材料時，通過快速熱氧化工藝(RTO)來形成柵極介電層,其厚度為8-50埃，但并不局限于此厚度。
[0045]柵極材料層的構成材料包括多晶硅、金屬、導電性金屬氮化物、導電性金屬氧化物和金屬硅化物中的一種或多種，其中，金屬可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物包括氮化鈦(TiN);導電性金屬氧化物包括氧化銥(IrO2);金屬硅化物包括硅化鈦(TiSi)0選用多晶硅作為柵極材料層的構成材料時，可選用低壓化學氣相淀積(LPCVD)工藝形成柵極材料層，其工藝條件包括:反應氣體為硅烷(SiH4),其流量為100?200SCCm，優選150sccm ;反應腔內的溫度為700?750°C ;反應腔內的壓力為250?350mTorr，優選300mTorr ;所述反應氣體還可以包括緩沖氣體，所述緩沖氣體為氦氣(He)或氮氣(N2)，其流量為5?20升/分鐘(slm)，優選8slm、1slm或15slm。
[0046]柵極硬掩蔽層的構成材料包括氧化物、氮化物、氮氧化物和無定形碳中的一種或多種，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(SOD);氮化物包括氮化硅(SiN);氮氧化物包括氮氧化硅(S1N)。柵極硬掩蔽層的形成方法可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。
[0047]接著，在柵極結構兩側形成緊靠柵極結構的側壁結構，其構成材料為Si02、SiN、S1N中的一種或者它們的組合。然后，以側壁結構為掩膜，執行LDD注入，在側壁結構兩側的半導體襯底200中形成LDD注入區。接下來，在柵極結構兩側形成緊靠側壁結構的偏移側墻，作為示例，偏移側墻包括至少一層氧化物層和/或氮化物層。然后，以偏移側墻為掩膜，執行源/漏區注入，在偏移側墻兩側的半導體襯底200中形成源/漏區。
[0048]然后，實施自對準硅化物工藝，在柵極結構的頂部以及柵極結構兩側的源/漏區上形成自對準硅化物。然后，在半導體襯底200上依次形成具有可產生應力特性的接觸孔蝕刻停止層和層間介電層，在層間介電層中形成連通位于柵極結構的頂部以及柵極結構兩側的源/漏區上的自對準硅化物的接觸孔，填充金屬(通常為鎢)于接觸孔中形成連接互連金屬層與所述自對準硅化物的接觸塞。
[0049]接下來，可以實施常規的半導體器件后端制造工藝，包括:多個互連金屬層的形成，通常采用雙大馬士革工藝來完成；金屬焊盤的形成，用于實施器件封裝時的引線鍵合。
[0050]參照圖3，其中示出了根據本發明示例性實施例的方法形成淺溝槽隔離結構的流程圖，用于簡要示出整個制造工藝的流程。
[0051]在步驟301中，提供半導體襯底，在半導體襯底上形成具有多個淺溝槽隔離結構的圖案的硬掩膜層；
[0052]在步驟302中，在半導體襯底中形成多個淺溝槽隔離結構；
[0053]在步驟303中，實施干法蝕刻和濕法蝕刻去除多個淺溝槽隔離結構高出半導體襯底的部分；
[0054]在步驟304中，去除硬掩膜層。
[0055]根據本發明，實施干法蝕刻和濕法蝕刻去除淺溝槽隔離結構201和202高出半導體襯底200的部分，可以使所述去除之后的位于半導體襯底200上的不同區域的淺溝槽隔離結構的高度相一致。
[0056]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【權利要求】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上形成具有多個淺溝槽隔離結構的圖案的硬掩膜層； 在所述半導體襯底中形成所述多個淺溝槽隔離結構； 實施干法蝕刻和濕法蝕刻去除所述多個淺溝槽隔離結構高出所述半導體襯底的部分； 去除所述硬掩膜層。
2.根據權利要求1所述的方法，其特征在于，所述多個淺溝槽隔離結構中形成于所述半導體襯底的具有不同形成器件密度的區域的部分高度相同且寬度不同，所述多個淺溝槽隔離結構中形成于所述半導體襯底的具有同一形成器件密度的區域的部分高度相同且寬度相問。
3.根據權利要求1所述的方法，其特征在于，所述硬掩膜層為氮化硅層。
4.根據權利要求1所述的方法，其特征在于，形成所述多個淺溝槽隔離結構的步驟包括:以所述硬掩膜層為掩膜，在所述半導體襯底中蝕刻出用于形成所述多個淺溝槽隔離結構的溝槽；在所述溝槽中及所述硬掩膜層上沉積隔離材料；執行化學機械研磨工藝以研磨所述隔離材料，直至露出所述硬掩膜層。
5.根據權利要求4所述的方法，其特征在于，所述隔離材料為氧化物。
6.根據權利要求4所述的方法，其特征在于，所述沉積分多次完成，且每次沉積的隔離材料相同。
7.根據權利要求4所述的方法，其特征在于，在所述沉積和所述研磨之后，分別實施退火。
8.根據權利要求1所述的方法，其特征在于，所述干法蝕刻的蝕刻氣體為包含NF3和NH3的混合物或者包含H2和NF3的混合物，所述濕法蝕刻的腐蝕液為稀釋的氫氟酸。
9.根據權利要求8所述的方法，其特征在于，所述干法蝕刻的實施過程包括下述步驟:將所述蝕刻氣體在外圍的射頻作用下轉化為包含F離子、HF離子和NH4離子的等離子體；將所述等離子體導入已放置所述半導體襯底的刻蝕腔室，在25-30°C下，所述等離子體與構成所述多個淺溝槽隔離結構的隔離材料發生反應生成易揮發的絡合物；將所述半導體襯底的溫度提高到100°C以上，使所述絡合物揮發從所述刻蝕腔室中排出。
10.根據權利要求9所述的方法，其特征在于，所述干法蝕刻的壓力為2-3Τ01Γ，所述射頻的功率為15-50W。
11.根據權利要求1所述的方法，其特征在于，采用濕法刻蝕工藝實施所述硬掩膜層的去除。
12.根據權利要求1所述的方法，其特征在于，在所述硬掩膜層的去除之后，還包括對所述半導體襯底及所述多個淺溝槽隔離結構實施濕法清洗的步驟。
13.根據權利要求12所述的方法，其特征在于，在所述濕法清洗之后，還包括在所述半導體襯底上形成柵極結構的步驟，所述柵極結構包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
【文檔編號】H01L21/762GK104425348SQ201310410802
【公開日】2015年3月18日 申請日期:2013年9月10日 優先權日:2013年9月10日
【發明者】童浩, 潘周君, 郭世璧, 嚴琰 申請人:中芯國際集成電路制造(上海)有限公司