包含hemt和misfet的半導體裝置及其形成方法

包含hemt和misfet的半導體裝置及其形成方法
【專利摘要】本發明涉及了包含HEMT和MISFET的半導體裝置及其形成方法，其包括第一III-V化合物層。第二III-V化合物層被設置在第一III-V化合物層上且在組分上不同與第一III-V化合物層。第三III-V化合物層被沉積在第二III-V化合物層上且在組分上不同與第二III-V化合物層。源極部件和漏極部件被設置在第三III-V化合物層上的每個MISFET和HEMT區域中。柵電極被設置在位于源極部件和漏極部件之間的第二III-V化合物層之上。柵極電介質層被設置在MISFET區域中的柵電極之下但位于第三III-V化合物層的頂面之上。
【專利說明】包含HEMT和MISFET的半導體裝置及其形成方法
【技術領域】
[0001]本發明大體上涉及的是半導體結構，但更具體地涉及了聯合高電子遷移率晶體管(HEMT)和金屬絕緣體半導體場效應晶體管(MISFET)結構以及形成這種半導體結構的方法。
【背景技術】
[0002]在半導體技術中，由于其特性，III族-V族(或II1-V)半導體化合物被用來形成各種集成電路器件，諸如，高功率場效應晶體管、高頻晶體管或高電子遷移率晶體管(HEMT)。與金屬氧化物半導體場效應晶體管(MOSFET) —樣，HEMT是一種結合了位于兩種具有不同帶隙的材料之間的、作為代替摻雜區域的溝道的結點(即，異質結)的場效應晶體管。與MOSFET相比，HEMT具有多個引人矚目的性質，包括高電子遷移率，在高頻下傳輸信號的能力等。
[0003]從應用的角度而言，增強模式的(E-模式)的HEMT具有多種優勢。E模式的HEMT允許消除負極性電壓供應，并且由此降低了電路復雜性和費用。盡管上面示出了引人矚目的性質，但與發展II1-V半導體化合物基的器件相關地仍存在多種挑戰。針對這些II1-V半導體化合物的配置和材料的多種技術均被實施用于嘗試和進一步改善晶體管器件性能。
[0004]通常在制造工藝中摻雜半導體層。鎂(Mg)是P型氮化鎵(p-GeN)的常用摻雜物。Mg擴散到有源層且對性能，尤其是對2維的電子氣(2DEG)和HEMT器件的電流密度產生影響。
[0005]因此，制造包括有HEMT和MISFET器件的半導體結構的方法需要持續改進來確保高性能和高產量。

【發明內容】

[0006]為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種包含HEMT區域和MISFET區域的半導體結構，包括:第一 II1-V化合物層；第二 II1-V化合物層，設置在所述第一 II1-V化合物層上，并且所述第二 II1-V化合物層的組分不同于所述第一II1-V化合物層的組分；第三II1-V化合物層，設置在所述第二 II1-V化合物層上，所述第三II1-V化合物層具有頂面；設置在所述第三II1-V化合物層上的所述MISFET區域中的源極部件和漏極部件；設置在所述第三II1-V化合物層上的所述HEMT區域中的源極部件和漏極部件；柵電極，設置在所述MISFET區域中的所述第三II1-V化合物層之上；以及柵極介電層，設置在所述柵電極之下但位于所述第三II1-V化合物層的所述頂面之上，從而防止所述柵電極和所述第三πι-v化合物層直接物理接觸。
[0007]在所述半導體結構中，所述柵電極包括難熔金屬或其化合物。
[0008]在所述半導體結構中，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
[0009]在所述半導體結構中，進一步包括:位于所述第三II1-V化合物層之上的電介質覆蓋層，其中，所述柵電極層延伸穿過所述電介質覆蓋層且接觸所述第三II1-V化合物層的所述頂面。
[0010]在所述半導體結構中，所述源極部件和所述漏極部件均不包含Au且均包含T1、Co、N1、W、Pt、Ta、Pd、Mo、TiN 或 AlCu 合金。
[0011]在所述半導體結構中，進一步包括:位于所述源極部件和所述漏極部件之上的保護層，其中，部分所述柵電極嵌在所述保護層中。
[0012]根據本發明的另一方面，提供了一種方法，包括:在襯底之上形成半導體層的堆疊件，所述堆疊件中的每層的帶隙均不同于所述堆疊件中的鄰近層的帶隙；在所述堆疊件之上形成圖案化覆蓋層，所述圖案化覆蓋層包括第一源極開口、第一漏極開口、第二源極開口和第二漏極開口 ；在相應的所述第一源極開口、所述第一漏極開口、所述第二源極開口和所述第二漏極開口中同時形成第一源極部件、第一漏極部件、第二源極部件和第二漏極部件；在所述覆蓋層之上形成圖案化保護層，所述圖案化保護層包括位于所述第一源極部件和所述第一漏極部件之間的第一柵極開口 ；在所述第一柵極開口中形成圖案化柵極介電層；在所述圖案化保護層中形成第二柵極開口 ；以及在所述第一柵極開口和所述第二柵極開口中同時形成柵電極層。
[0013]在所述方法中，形成半導體層的所述堆疊件包括:在所述襯底上形成第一 II1-V層；在所述第一 II1-V層之上外延生長第二 II1-V層；以及在所述第二 II1-V層之上外延生長第三II1-V層。
[0014]在所述方法中，進一步包括:圖案化所述柵電極層，以同時在所述第一柵極開口中形成第一柵電極并且在所述第二柵極開口中形成第二柵電極。
[0015]在所述方法中，形成所述圖案化覆蓋層包括:席狀沉積選自于基本上由氧化硅、氮化硅及它們的組合所構成的組中的膜；以及通過光刻方式圖案化經席狀沉積而成的膜。
[0016]在所述方法中，在相應的所述第一源極開口、所述第一漏極開口、所述第二源極開口和所述第二漏極開口中同時形成第一源極部件、第一漏極部件、第二源極部件和第二漏極部件包括:沉積金屬層，所述金屬層過填充相應的所述第一源極開口、所述第一漏極開口、所述第二源極開口和所述第二漏極開口 ；以及去除所述金屬層的多余部分。
[0017]在所述方法中，去除所述金屬層的多余部分包括:遮蓋部分所述金屬層且在所述金屬層未被遮蓋的部分上執行反應離子蝕刻工藝。
[0018]在所述方法中，所述第一柵電極、所述第一源極部件和所述第一漏極部件形成金屬-絕緣體-半導體場效應晶體管(MISFET)，并且所述第二柵電極、所述第二源極部件和所述第二漏極部件形成高電子遷移率晶體管(HEMT)。
[0019]在所述方法中，形成半導體層的所述堆疊件包括:在所述襯底上形成GaN層；在所述GaN層上外延生長第一 AlGaN層；在所述第一 AlGaN層上外延生長ρ型GaN層；以及在所述P型GaN層上外延生長第二 AlGaN層。
[0020]根據本發明的又一方面，提供了一種方法，包括:在襯底上形成多個II1-V層，所述襯底包括金屬-絕緣體-半導體場效應晶體管(MISFET)區域和高電子遷移率晶體管(HEMT)區域；在所述多個II1-V層之上形成電介質覆蓋層；圖案化所述電介質覆蓋層，以在所述MISFET區域中包括至少一個源極開口和至少一個漏極開口，并且在所述HEMT區域中包括至少一個源極開口和至少一個漏極開口 ；在相應的所述MISFET區域和所述HEMT區域中的相應的源極開口和漏極開口中形成相應的源極部件和漏極部件；在所述電介質覆蓋層和相應的所述源極部件和所述漏極部件之上形成保護層；圖案化所述保護層和所述電介質覆蓋層，以在所述MISFET區域中形成至少一個第一柵極開口 ；在所述至少一個第一柵極開口中形成柵極電介質；圖案化所述保護層和所述電介質覆蓋層，以在所述HEMT區域中形成至少一個第二柵極開口 ；在所述至少一個第一柵極開口和所述至少一個第二柵極開口內同時形成柵電極層。
[0021]在所述方法中，形成所述多個II1-V層包括:在所述襯底上形成第一 II1-V層；在所述第一 II1-V層之上外延生長第二 II1-V層；以及在所述第二 II1-V層之上外延生長第三II1-V層。
[0022]在所述方法中，同時在相應的所述MISFET區域和所述HEMT區域中的相應的源極開口和漏極開口中形成相應的所述源極部件和所述漏極部件。
[0023]在所述方法中，形成所述電介質覆蓋層包括:沉積氧化硅層或氮化硅層。
[0024]在所述方法中，形成所述保護層包括:沉積氧化硅層或氮化硅層。
[0025]在所述方法中，在所述至少一個第一柵極開口和所述至少一個第二柵極開口內同時形成所述柵電極層包括:利用金屬層同時填充所述第一柵極開口和所述第二柵極開口 ；以及圖案化所述金屬層。
【專利附圖】

【附圖說明】
[0026]根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0027]圖1是根據本發明的一個或更多實施例的具有高電子遷移率晶體管(HEMT)和金屬絕緣體半導體場效應晶體管(MISFET)區域兩者的半導體結構的截面圖；
[0028]圖2是根據本發明的一個或更多實施例形成具有HEMT和MISFET兩者的半導體結構的方法的流程圖；
[0029]圖3至圖11是根據圖2的方法的一個實施例在制造的各個階段中的具有HEMT的半導體結構的截面圖。
【具體實施方式】
[0030]下面，詳細討論本發明各實施例的制造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例僅僅是說明性的，而不用于限制本發明的范圍。
[0031]通過位于芯片區域之間的切割線在襯底上標記處多個半導體芯片區域。該襯底將經歷清潔、成層、圖案化、蝕刻和摻雜步驟中的多個步驟從而形成集成電路。術語“襯底”在此大體上涉及的是在其上形成有多個層和器件結構的體襯底。在一些實施例中，該體襯底包括硅或化合物半導體，諸如，GaAs、InP、Si/Ge或SiC。這些層的實例包括介電層、摻雜層、多晶硅層、擴散阻擋層或導電層。器件結構的實例包括晶體管、電阻器和/或電容器，這些可以通過互連層與額外的集成電路相互連。
[0032]圖1是根據本發明的一個或更多實施例的具有高電子遷移率晶體管(HEMT)和金屬絕緣體半導體場效應晶體管(MISFET)兩者的半導體結構100的截面圖。[0033]參考圖1，示出了具有HEMT和MISFET兩者的半導體結構100。半導體結構100包括襯底102。在一些實施例中，襯底102包括碳化硅(SiC)襯底、藍寶石襯底或硅襯底。
[0034]半導體結構100還包括形成在兩個不同的半導體材料層，諸如，具有不同的帶隙的材料層之間的異質結。例如，半導體結構100包括非摻雜的窄帶隙溝道層和寬帶隙η型供體層。在至少一個實施例中，半導體結構100包括形成在襯底102上的第一 II1-V化合物層(或稱為溝道層)104和形成在溝道層104上的第二 II1-V化合物層(或稱為供體層)106。溝道層104和供體層106是由元素周期表中的II1-V族所形成的化合物。然而，溝道層104和供體層106在組分上彼此不同。溝道層104是非摻雜的或無意地摻雜的(UID)。在半導體結構100的這個實例中，溝道層104包括氮化鎵(GaN)層(也稱為GaN層104)。供體層106包括氮化鋁鎵(AlGaN)層(也稱為AlGaN層106)。GaN層104和AlGaN層106彼此直接接觸。在另一個實例中，溝道層104包括GaAs層或InP層。供體層106包括AlGaAs層或AlInP 層。
[0035]GaN層104是非摻雜的。可選地，GaN層104是無意地摻雜的，諸如，由于用于形成GaN層104的前體而輕摻雜有η型摻雜物。在一個實例中，GaN層104具有在大約0.5微米至大約10微米范圍內的厚度。
[0036]AlGaN層106是無意地摻雜的。在一個實例中，AlGaN層106具有在大約5納米(nm)和大約50nm的范圍內厚度。
[0037]半導體襯底100還包括至少兩組源極部件和漏極部件132/134和136/138，它們分別設置在AlGaN層110上。每個源極部件和漏極部件均包括金屬部件。在一個實例中，金屬部件沒有Au且包括Al、Ti或Cu。這些源極部件中的每組均被放置在半導體結構100的相應的MISFET或HEMT區域中。
[0038]半導體結構100另外包括電介質覆蓋層112，其設置在不被金屬部件所占據的AlGaN層110的頂面上。在半導體結構110的MISFET區域中，電介質覆蓋層112填充了為了形成柵電極而暴露出部分AlGaN層的開口。電介質覆蓋層112保護下面的AlGaN層110不受到下面的具有等離子體的工藝的損害。
[0039]在一些實施例中，半導體結構100進一步包括保護層118。保護層設置在金屬部件(132/134和136/138)的頂面上且在柵極介電層122以下。保護層進一步包括與電介質覆蓋層112中的開口相對準的開口。為了形成柵電極，保護層中的開口和電介質覆蓋層112中的開口所組合而成的開口暴露出部分AlGaN層110。保護層還覆蓋著源極部件和漏極部件且防止源極部件和漏極部件在形成隔離區域116的退火工藝過程中被暴露。
[0040]在半導體結構100的MISFET側上，在源極和漏極部件之間還包括設置在AlGaN層110上方的開口上的柵電極130。柵電極130包括被配置用于偏壓和電接合載體溝道的導電材料層。在這個實施例中，導電材料被設置在柵極介電層122之上。在多個實例中，導電材料層包括難熔金屬或它的化合物，例如，鈦(Ti )、氮化鈦(TiN)、鈦鎢(TiW)和鎢(W)。在另一個實例中，導電金屬層包括鎳(Ni)、金(Au)或銅(Cu)。
[0041]在半導體結構100的HEMT側上，在源極和漏極部件之間包括有設置在AlGaN層110上方的開口上的柵電極128。在此，由于不存在設置在AlGaN層110之上的開口中的柵極介電層122，所以柵電極128直接與AlGaN層110相接觸。柵電極128還包括被配置用于偏壓和電接合載體溝道的導電材料層。在多個實例中，導電材料層包括難熔金屬或其化合物，例如，鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)和鎢(W)。在另一個實例中，導電金屬層包括鎳(Ni)、金(Au)或銅(Cu)。
[0042]在上述實施例中，柵電極128和130，源極/漏極部件以及GaN層106中的載體溝道被配置成晶體管。當電壓加載到柵極堆疊件上時，晶體管的器件電流受到調制。
[0043]圖2是根據本發明的一個或更多實施例形成具有HEMT和MISFET的半導體結構的方法200的流程圖。現參考圖2，方法200的流程圖，在操作201處提供了第一 II1-V化合物層。第一 II1-V化合物層形成在襯底上。然后，方法200繼續進行操作202，其中第二II1-V化合物層外延地生長在第一 II1-V化合物層上。方法200繼續進行操作203，其中第三II1-V化合物層外延地生長在第二 II1-V化合物層上。方法200繼續進行操作204，其中源極部件和漏極部件形成在第三II1-V化合物層上。方法200繼續進行操作205，其中，柵極介電層沉積在部分第三II1-V化合物層上。方法200繼續進行操作206，其中柵電極在半導體襯底的MISFET區域中的源極部件和漏極部件之間形成在柵極介電層上。應該注意到，可以在圖2的方法200之前、期間或之后提供額外的工藝。
[0044]圖3至圖10是根據圖2的方法200的多個實施例的具有HEMT和MISFET結構兩者的半導體結構100在制造的各個階段中的截面圖。為了更好地理解本發明的理念而簡化了各個視圖。
[0045]參考圖3，該圖是在執行操作201、202和203之后半導體結構100的襯底102的一個部分的放大的截面圖。在一些實施例中，襯底102包括碳化硅(SiC)襯底、藍寶石襯底或硅襯底。第一 II1-V化合物層104 (也稱為緩沖層)生長在襯底102上。在圖3-圖10的實施例中，第一 II1-V化合物層104涉及的是氮化鎵(GaN)層(也稱為GaN層104)。可以使用含鎵的前體和含氮的前體通過金屬有機物汽相外延(MOVPE)來外延地生長GaN層104。該含鎵的前體包括三甲基鎵(TMG)、三乙基鎵(TEG)或其他適合的化學藥劑。含氮的前體包括氨(順3)、叔丁胺(TBAm)、苯肼或其他適合的化學藥劑。在圖3-圖10的實施例中，GaN層104具有在大約0.5微米至大約10微米范圍內的厚度。在其他實施例中，第一 II1-V化合物層104可以包括GaAs層或AlN層。
[0046]第二 II1-V化合物層106 (也稱為供體層)生長在第一 II1-V化合物層(即，緩沖層)104上。在至少一個實施例中，第二 II1-V化合物層106涉及的是氮化鋁鎵(AlGaN)層(也稱為AlGaN層106)。在圖3-圖10的實施例中，通過MOVPE使用含鋁的前體、含鎵的前體和含氮的前體在AlN緩沖層104上外延地生長AlGaN層106。含鋁的前體包括三甲基鋁(TMA)、三乙基鋁(TEA)或其他適合的化學藥劑。含鎵的前體包括TMG、TEG或其他適合的化學藥劑。含氮的前體包括氨、TBAm、苯肼或其他適合的化學藥劑。在圖3-圖10的實施例中，AlGaN層106具有在大約5納米至大約50納米范圍內的厚度。在其他實施例中，第二II1-V化合物層106可以包括AlGaAs層或AlInP層。
[0047]另外，第二 II1-V化合物層106可以包括InGaN擴散阻擋層。InGaN擴散阻擋層可以在大約300mbar至大約500mbar的范圍下和在大約700°C至大約900°C的范圍內生長。InGaN擴散阻擋層130中的銦組分可以在大約5%至大約10%的范圍內。
[0048]此后，將P型的GaN層108沉積在第二 II1-V化合物層106上。然后，第二 AlGaN層Iio沉積在P型的GaN層108上。
[0049]然后，將電介質覆蓋層112沉積在第二 AlGaN層110的頂面上和P型的GaN108的頂面之上(如圖4所示)。在圖3-圖10的實施例中，電介質覆蓋層112具有在大約IOOA至大約5000A的范圍內的厚度。在一些實施例中，電介質覆蓋層112包括SiO2 *Si3N4。在一個實例中，電介質覆蓋層112是Si3N4且通過執行低壓化學汽相沉積(LPCVD)方法在沒有等離子體的條件下使用SiH4和NH3氣體形成。工作溫度在大約650°C至800°C的范圍內。工作壓力在大約0.1Torr和大約ITorr的范圍內。電介質覆蓋層112保護下面的第二 AlGaN層110不受到下面的具有等離子體的工藝的損害。然后，如圖4所示，通過光刻和蝕刻工藝來限定電介質覆蓋層112中的兩個開口從而暴露出第二 AlGaN、II1-V化合物層110中的兩個開口。
[0050]然后，如圖5所示將金屬層沉積在電介質覆蓋層112之上，該金屬層填充了兩個開口且與第二 AlGaN化合物層110相接觸。光刻膠層(未示出)被形成在金屬層上方且被顯影形成了兩個開口之一之上的部件。通過反應離子蝕刻(RIE)工藝去除了沒有被光刻膠層的部件所覆蓋的金屬層，該工藝向下蝕刻部分金屬層直至下面的電介質覆蓋層112。在蝕刻工藝之后產生了兩個金屬部件114和116。金屬部件114和116分別被配置成用于MISFET和HEMT的源極部件或漏極部件。在形成金屬部件114和116之后去除了光刻膠層。電介質覆蓋層112保護下面的第二 AlGaN II1-V化合物層110在形成金屬部件114和116的蝕刻工藝過程中不受到損害。
[0051]在一些實施例中，金屬部件114和116的金屬層包括一種或更多導電材料。在至少一個實例中，金屬層沒有金(Au)且包括鈦(Ti)、氮化鈦(TiN)或銅鋁(AlCu)合金。在另一個實例中，金屬層包括底部Ti/TiN層、底部Ti/TiN上方的AlCu層以及AlCu層上方的頂部Ti層。金屬層的形成方法包括原子層沉積(ALD)或物理汽相沉積(PVD)工藝。在不在金屬部件114和116中使用Au的情況下，在集成電路生產線中也可以在硅襯底上實施方法200。硅制造工藝之上的Au污染問題可能被消除。
[0052]然后，如圖6所示，在金屬部件114和116和電介質覆蓋層112的頂面上選擇性地沉積保護層118。在一些實施例中，保護層包括介電材料，諸如，SiO2 *Si3N4。在一個實例中，保護層是Si3N4且通過執行等離子體增強的化學汽相沉積(PECVD)方法來形成。
[0053]圖7示出了在電介質覆蓋層112 (也在保護層118)中形成開口 120之后的結構100。具體而言，在電介質覆蓋層112的頂面上形成了圖案化的掩模層(未示出)且執行蝕刻工藝來去除部分電介質覆蓋層112 (如果存在保護層的話也去除部分保護層)。開口 120暴露出第二 AlGaN II1-V化合物層110的頂面的一部分。開口 116被配置成用于后期形成柵電極的地點。重要的是要注意到:在這個實施例中，開口 120形成在半導體結構的MISFET區域中，而半導體結構的HEMT區域被圖案化的掩模所覆蓋。
[0054]圖8示出了操作204中沉積柵極介電層122之后的結構100。沿著開口 120的內表面且在MISFET區域中的第二 AlGaN II1-V化合物層110的暴露的部分之上，柵極介電層122被沉積在電介質覆蓋層112上。柵極介電層122也被沉積在源極部件和漏極部件之上。在一些實施例中，柵極介電層122的厚度在大約3nm至大約20nm的范圍內。在一些實例中，柵極介電層122包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。在一個實施例中，通過原子層沉積(ALD)方法來形成柵極介電層122。ALD方法基于汽相化學工藝的連續使用。多數ALD反應使用兩種化學藥劑，通常被稱為前體。前體以連續的方式一次一個地與表面相反應。通過重復地將前體暴露于生長面來沉積柵極介電層122。ALD方法提供了高質量的柵極介電層122的均勻的厚度。在一個實例中，柵極介電層118是氧化鋯。在一些實施例中，第一前體包括四[乙基甲基氨基]鋯(TEMAZr)或氯化鋯(ZrCl4)。在一些實施例中，為了氧化第一前體材料而形成單層，第二前體包括氧。在一些實例中，第二前體包括臭氧(03)、氧、水(H20)、n2o*h2o-h2o2。在其他實施例中，通過等離子體增強的化學汽相沉積(PECVD)或低壓化學汽相沉積(LPCVD)來形成柵極介電層122。
[0055]然后，如圖9所示，在電介質覆蓋層112 (也在保護層118)的HEMT區域中形成開口 124。應注意，在半導體襯底的HEMT區域中形成開口 124的同時HEMT區域被掩模所覆蓋。圖案化的掩模層(未示出)形成在HEMT區域中的電介質覆蓋層112的頂面上且執行蝕刻工藝來去除部分電介質覆蓋層112(也去除部分保護層118)。開口 124由此暴露出HEMT區域中的第二 AlGaN II1-V化合物層的頂面的一部分。開口 122被配置成用于在HEMT區域中隨后形成后柵電極的位置。本質上該實施例要求分開地形成HEMT和MISFET柵極。
[0056]圖10示出了在執行操作206之后的結構100，操作206在整個MISFET和HEMT區域之上形成導電材料層126。在多個實例中，導電材料層126包括難熔金屬或它的化合物，例如，鈦(Ti )、氮化鈦(TiN)、鈦鎢(TW)和鎢(W)。在另一個實例中，導電材料層126包括鎳(Ni)、金(Au)或銅(Cu)。導電材料層126覆蓋著HEMT區域中的開口 124。導電材料置于電介質覆蓋層112的部分之上，它填充了 MISFET區域中的開口 120。
[0057]然后，如圖11所示，柵電極128和130形成在第二 AlGaN II1-V化合物層110的部分之上。在柵電極層上執行光刻和蝕刻工藝來在HEMT和MISFET區域中分別限定柵電極128和130。具體而言，在這個工藝步驟中，橫跨半導體結構中的MISFET和HEMT區域兩者地去除導電材料層和下面的介電層122。隨后在相應的HEMT和MISFET區域的源極和漏極部件之間形成柵電極128和130之一。在一些實施例中，柵電極128包括導電材料層,該導電材料層包括難熔金屬或它的化合物，例如，鈦(Ti )、氮化鈦(TiN)、鈦鎢(TW)和鎢(W)。在另一個實例中，柵電極128和130包括鎳(Ni)、金(Au)或銅(Cu)。
[0058]本發明的多個實施例可以被用來改善具有HEMT和MISFET的半導體結構的性能。例如，在制造包括HEMT和MISFET的半導體結構的傳統工藝方法中，在將介電層沉積在結構之上之后，可選地在MISFET和HEMT區域中去除該介電層。然而在本發明的實施例中，同時橫跨HEMT和MISFET區域兩者地去除該介電層。
[0059]盡管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今后開發的用于執行與根據本發明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。
【權利要求】
1.一種包含HEMT區域和MISFET區域的半導體結構，包括: 第一 II1-V化合物層； 第二 II1-V化合物層，設置在所述第一 II1-V化合物層上，并且所述第二 II1-V化合物層的組分不同于所述第一 πι-v化合物層的組分； 第三II1-V化合物層，設置在所述第二 II1-V化合物層上，所述第三II1-V化合物層具有頂面； 設置在所述第三II1-V化合物層上的所述MISFET區域中的源極部件和漏極部件； 設置在所述第三II1-V化合物層上的所述HEMT區域中的源極部件和漏極部件；柵電極，設置在所述MISFET區域中的所述第三II1-V化合物層之上；以及柵極介電層，設置在所述柵電極之下但位于所述第三II1-V化合物層的所述頂面之上，從而防止所述柵電極和所述第三II1-V化合物層直接物理接觸。
2.根據權利要求1所述的半導體結構，其中，所述柵電極包括難熔金屬或其化合物。
3.根據權利要求1所述的半導體結構，其中，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。
4.根據權利要求1所述的半導體結構，進一步包括:位于所述第三II1-V化合物層之上的電介質覆蓋層，其中，所述柵電極層延伸穿過所述電介質覆蓋層且接觸所述第三II1-V化合物層的所述頂 面。
5.根據權利要求1所述的半導體結構，其中，所述源極部件和所述漏極部件均不包含Au 且均包含 T1、Co、N1、W、Pt、Ta、Pd、Mo、TiN 或 AlCu 合金。
6.根據權利要求1所述的半導體結構，進一步包括:位于所述源極部件和所述漏極部件之上的保護層，其中，部分所述柵電極嵌在所述保護層中。
7.一種方法，包括: 在襯底之上形成半導體層的堆疊件，所述堆疊件中的每層的帶隙均不同于所述堆疊件中的鄰近層的帶隙； 在所述堆疊件之上形成圖案化覆蓋層，所述圖案化覆蓋層包括第一源極開口、第一漏極開口、第二源極開口和第二漏極開口 ； 在相應的所述第一源極開口、所述第一漏極開口、所述第二源極開口和所述第二漏極開口中同時形成第一源極部件、第一漏極部件、第二源極部件和第二漏極部件； 在所述覆蓋層之上形成圖案化保護層，所述圖案化保護層包括位于所述第一源極部件和所述第一漏極部件之間的第一柵極開口； 在所述第一柵極開口中形成圖案化柵極介電層； 在所述圖案化保護層中形成第二柵極開口 ；以及 在所述第一柵極開口和所述第二柵極開口中同時形成柵電極層。
8.根據權利要求7所述的方法，其中，形成半導體層的所述堆疊件包括: 在所述襯底上形成第一 πι-v層； 在所述第一 πι-v層之上外延生長第二 II1-V層；以及 在所述第二 πι-v層之上外延生長第三II1-V層。
9.根據權利要求7所述的方法，進一步包括:圖案化所述柵電極層，以同時在所述第一柵極開口中形成第一柵電極并且在所述第二柵極開口中形成第二柵電極。
10.一種方法，包括: 在襯底上形成多個III-V層，所述襯底包括金屬-絕緣體-半導體場效應晶體管(MISFET)區域和高電子遷移率晶體管(HEMT)區域； 在所述多個III-v層之上形成電介質覆蓋層； 圖案化所述電介質覆蓋層，以在所述MISFET區域中包括至少一個源極開口和至少一個漏極開口，并且在所述HEMT區域中包括至少一個源極開口和至少一個漏極開口 ； 在相應的所述MISFET區域和所述HEMT區域中的相應的源極開口和漏極開口中形成相應的源極部件和漏極部件； 在所述電介質覆蓋層和相應的所述源極部件和所述漏極部件之上形成保護層； 圖案化所述保護層和所述電介質覆蓋層，以在所述MISFET區域中形成至少一個第一柵極開口 ； 在所述至少一個第一柵極開口中形成柵極電介質； 圖案化所述保護層和所述電介質覆蓋層，以在所述HEMT區域中形成至少一個第二柵極開口 ； 在所述至少一個第一柵極開口和所述至少一個第二柵極開口內同時形成柵電極層。
【文檔編號】H01L21/8234GK104009034SQ201310398148
【公開日】2014年8月27日 申請日期:2013年9月4日 優先權日:2013年2月26日
【發明者】周仲彥, 劉圣得, 楊富智, 劉世昌, 蔡嘉雄 申請人:臺灣積體電路制造股份有限公司