半導體存儲裝置及其制造方法
【專利摘要】本發明的半導體存儲裝置能夠密集地配置向字線的引出配線。本發明提供一種三維地層疊了存儲器單元的半導體存儲裝置。具備：能夠電氣地進行改寫的串聯連接了多個存儲器單元的多個存儲串；經由選擇晶體管被連接到存儲串的一端的位線，其中，上述存儲串具備：柱狀半導體；形成在柱狀半導體的周圍的第一絕緣膜；形成在第一絕緣膜的周圍的電荷積蓄層；形成在電荷積蓄層的周圍的第二絕緣膜；形成在第二絕緣膜的周圍的多個電極，存儲串的多個電極與其他的存儲串的多個電極被共用，分別是2維擴展的導體層，導體層的端部分別在與位線平行的方向上形成為階梯狀。
【專利說明】半導體存儲裝置及其制造方法
[0001]本申請是申請號為200880010093.9、申請日為2008年4月3日、發明名稱為“半
導體存儲裝置及其制造方法”的分案申請。
【技術領域】
[0002]本發明涉及一種能夠電氣地進行數據的改寫的三維地層疊了存儲器單元的半導體存儲裝置。
【背景技術】
[0003]由于要求半導體存儲裝置的設計規則的縮小，細微加工逐漸變得困難，為了提高存儲器的集成度，提出了很多三維地配置存儲器元件的半導體存儲裝置(專利文獻I?3和非專利文獻I)。
[0004]專利文獻1:特開2003 - 078044號公報
[0005]專利文獻2:美國專利第5，599，724號
[0006]專利文獻3:美國專利第5，707, 885號
[0007]非專利文獻I:Masuoka et al.,“Novel Ultrahigh-Density Flash Memory Witha Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell，，,IEEE TRANSACTIONSON ELECTRON DEVICES, VOL.50，N04, pp945 ?951，April2003
【發明內容】
[0008]本發明提供一種能夠密集地配置向字線的引出配線的三維地層疊了存儲器單元的半導體存儲裝置。
[0009]根據本發明的一個實施例，提供一種半導體存儲裝置，其特征在于包括:能夠電氣地進行改寫的串聯連接了多個存儲器單元的多個存儲串(memory strings);經由選擇晶體管被連接到上述存儲串的一端的位線，其中，上述存儲串具備:柱狀半導體；形成在上述柱狀半導體的周圍的第一絕緣膜；形成在上述第一絕緣膜的周圍的電荷積蓄層；形成在上述電荷積蓄層的周圍的第二絕緣膜；形成在上述第二絕緣膜的周圍的多個電極，上述存儲串的上述多個電極與其他的上述存儲串的上述多個電極被共用，分別是2維擴展的導體層，上述導體層的端部分別在與上述位線平行的方向上形成為階梯狀。
[0010]根據本發明的一個實施例，提供一種半導體存儲裝置，其特征在于包括:襯底；能夠電氣地進行改寫的串聯連接了多個存儲器單元的多個存儲串(memory strings);經由選擇晶體管被連接到上述存儲串的一端的位線，其中，上述存儲串具備:柱狀半導體；形成在上述柱狀半導體的周圍的第一絕緣膜；形成在上述第一絕緣膜的周圍的電荷積蓄層；形成在上述電荷積蓄層的周圍的第二絕緣膜；形成在上述第二絕緣膜的周圍的多個電極，上述存儲串的上述多個電極與其他的上述存儲串的上述多個電極被共用，分別是在上述襯底上2維擴展的導體層，在將上述襯底側的上述導體層作為第一導體層時，上述導體層的端部的上述位線方向的寬度分別滿足以下的公式:第(k -1)導體層的端部的寬度 > 第k導體層的端部的寬度(k為2以上的自然數)。
[0011]根據本發明的一個實施例，提供一種半導體存儲裝置的制造方法，其特征在于:在半導體襯底上形成導電性雜質的擴散區域，在上述半導體襯底上交替地形成多個絕緣膜和導體，在最上的導體膜上的存儲器區域中形成第一保護膜，在端部區域中形成第二保護膜，在上述存儲器區域的上述絕緣膜和上述導體上形成多個孔(hole)，在上述孔的表面形成第二絕緣膜，對位于上述孔的底部的上述第二絕緣膜進行蝕刻，在上述孔中形成柱狀半導體，在上述第二保護膜上形成光敏抗蝕膜，除去上述端部區域的上述導體，減薄(slimming)上述光敏抗蝕膜，在上述減薄后，進一步除去上述端部區域的上述導體，階梯狀地形成上述導體的端部。
[0012]根據本發明的一個實施例，半導體存儲裝置的字線引出部分具有階梯構造，通過在該階梯部分配置接觸部分，能夠降低字線的引出配線部分的面積，能夠降低芯片面積。
【專利附圖】
【附圖說明】
[0013]圖1是本發明的一個實施例的半導體存儲裝置I的概要結構圖。
[0014]圖2是表示本發明的一個實施例的半導體存儲裝置I的一個存儲串10的概要構造的圖。
[0015]圖3是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0016]圖4是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0017]圖5是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0018]圖6是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0019]圖7是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0020]圖8是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0021]圖9是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0022]圖10是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0023]圖11是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0024]圖12是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0025]圖13是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0026]圖14是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0027]圖15是表示本發明的一個實施例的半導體存儲裝置I的制造過程的圖。
[0028]圖16是本發明的一個實施例的半導體存儲裝置I的概要結構圖。
[0029]圖17是本發明的一個實施例的半導體存儲裝置I的概要結構圖。
[0030]符號說明
[0031]1:半導體存儲裝置；2:存儲器晶體管區域；3:字線驅動電路；4:源極側選擇柵極線(SGS)驅動電路；5:漏極側選擇柵極線(SGD)驅動電路；7:字線；7a:第一字線引出線；7b:第二字線引出線；7c:第三字線引出線；8:位線；10:存儲串；11:柱狀的半導體層
【具體實施方式】
[0032]以下，說明本發明的實施例的半導體存儲裝置及其制造方法。本發明并不只限于以下的實施例。另外，在各實施例中，有以下這樣的情況:對同樣的結構附加相同的符號，并且不另外進行說明。
[0033](實施例1)圖1表示本實施例1相關的本發明的半導體存儲裝置I的概要結構圖。在本實施例中，以本發明的半導體存儲裝置I中的NAND型非易失性半導體存儲裝置為例子進行說明。實施例1相關的本發明的半導體存儲裝置I具有存儲器晶體管區域2、字線驅動電路3、源極側選擇柵極線(SGS)驅動電路4、漏極側選擇柵極線(SGD)驅動電路5、字線(WL) 7、字線引出線(在本實施例中，第一字線引出線7a、第二字線引出線7b和第三字線引出線7c)、位線(BL) 8、源極側選擇柵極線(SGS) 30、漏極側選擇柵極線(S⑶)31等。如圖1所示，在本實施例相關的本發明的半導體存儲裝置I中，通過層疊多層半導體層來統一地形成構成存儲器晶體管區域2的存儲器晶體管。另外，如圖1所示那樣，字線(WL)7在各層中2維地擴展，在每層中由同一導體層形成。存儲器晶體管區域2具有被形成為矩陣狀的多個存儲串10。使用通過光刻過程同時形成的通路孔，位線(BL)S與讀出放大器6 (未圖示)連接，漏極側選擇柵極線(SOT) 31與漏極側選擇柵極線S⑶驅動電路5連接。
[0034]在本實施例相關的本發明的半導體存儲裝置I中，階梯狀地形成存儲器晶體管區域2的各字線7的端部。換一種說法，位于更上部的字線7的端部的與位線大致平行方向(與第二字線引出線方向大致垂直的方向)的寬度比位于更下部的字線7的端部的位線方向的寬度小。
[0035]S卩，在本實施例中，由于字線7的個數是4個(4層、4張)，所以如果從位于最下部的字線7開始設為WLl?WL4，則以下這樣的關系成立:與WLl的端部的位線大致平行方向的寬度 > 與WL2的端部的位線大致平行方向的寬度 > 與WL3的端部的位線大致平行方向的寬度 > 與WL4的端部的位線大致平行方向的寬度......(I)。
[0036]另外，對于字線是η個的情況，以下這樣的關系成立:與第(k 一 I)字線的端部的位線大致平行方向的端部的寬度〉與第k字線的端部的位線大致平行方向的端部的寬度(k是2以上η以下的自然數)……(2)。
[0037]另外，第一字線引出線分別與該形成為階梯狀的各字線的端部連接。這樣，通過階梯狀地形成各字線7的端部，能夠密集地配置字線7的引出配線。另外，在實施例中，說明了字線是4個的例子，但本發明的半導體存儲裝置I并不只限于此，可以與希望的存儲容量和芯片面積等對應地適當地變更字線的個數。
[0038]本實施例相關的本發明的半導體存儲裝置I的存儲器晶體管區域2具有形成為矩陣狀的mXn個(m、n分別是自然數)存儲串10。在本實施例中，說明存儲器晶體管區域2具有8X8個存儲串10的情況。圖2 (A)表示本實施例相關的本發明的半導體存儲裝置I的一個存儲串10 (在此，第mn個存儲串)的概要構造，另外，圖2 (B)表示其等價電路圖。存儲串10具有4個存儲器晶體管MTrlmn?MTr4mn以及2個選擇晶體管SSTrmn和SDTrmn，并且分別串聯連接。在一個存儲串10中，在形成在半導體襯底上的P型區域(P — Well區域)14中的N +區域15中形成柱狀的半導體11，在其周圍形成絕緣膜12，進而在其周圍形成平面形狀(平板形狀)的電極13a?13f。該電極13a?13f和絕緣膜12和柱狀的半導體11形成存儲器晶體管MTrlmn?MTr4mn、選擇晶體管SSTrmn、選擇晶體管SDTrmn。選擇晶體管SSTrmn和選擇晶 體管SDTrmn的絕緣膜12例如可以使用氧化硅膜。另外，存儲器晶體管MTrlmn?MTr4mn的絕緣膜12包含電荷積蓄層，例如是氧化硅膜/氮化硅膜/氧化硅膜的層疊膜。電極13b?13e分別成為字線WLl?WL4(7)，電極13f成為漏極側選擇柵極線SGDn,電極13a成為源極側選擇柵極線SGS。另外,位線BLm8與選擇晶體管SDTrmn的源/漏的一端連接，選擇晶體管SSTrmn的源/漏的一端與源極線SL (在本實施例中為N +區域15)連接。另外，在本實施例中，表示了將4個存儲器晶體管MTr串聯連接為一個存儲串10的例子(字線7是4個的例子)，但并不只限于此。可以根據容量決定構成I個存儲串10的存儲器晶體管MTr的數量。
[0039]在本實施例中，各存儲串10在形成在半導體襯底的P — well區域14上的η +區域(未圖示)上具有柱狀的半導體。在與柱狀半導體垂直的平面內，將各存儲串10配置為矩陣狀。另外，該柱狀的半導體也可以是圓柱狀，還可以是角柱狀。另外，所謂柱狀的半導體不只是相對于同一中心線左右對稱的構造，也包含具有以下這樣的分段形狀的構造的柱狀半導體:在相對于中心線具有左右對稱形狀的柱狀半導體上，層疊具有不同的中心線的柱狀半導體。
[0040]另外,如上所述，由于在每個2維(即平面)地形成多個存儲器單元(memory cell)的層(存儲器單元層)上，由共通的導體層形成各字線WLl?WL4 (7)，所以能夠大幅地減少字線驅動電路3的數量，能夠實現芯片面積的縮小。另外，階梯狀地形成存儲器晶體管區域2的各字線7的端部，將第一字線引出線分別連接到該形成為階梯狀的各字線的端部。這樣，通過階梯狀地形成各字線7的端部，能夠密集地配置字線7的引出配線。
[0041](本實施例1相關的本發明的半導體存儲裝置的制造方法)以下，使用圖3?圖9，說明本實施例1相關的本發明的半導體存儲裝置I的制造方法。另外，以下說明的制造方法是本實施例相關的本發明的半導體存儲裝置I的制造方法的一個例子，并不限于此。另夕卜，在圖3?圖9中，為了說明的方便，表示了本實施例1的半導體存儲裝置I的存儲器晶體管區域2和字線引出線7a?7c。另外，在本實施例1相關的本發明的半導體存儲裝置I中，以字線7為4個(形成字線7的非晶硅膜為4層)的情況為例子進行說明。另外，字線7的個數并不限于此。
[0042]首先，說明外圍電路晶體管和源極側選擇柵極30 (下部選擇晶體管)的制造工序。另外，在本實施例的圖3?圖9中，為了說明的方便，將源極側選擇柵極30以下的部分統一顯示為襯底部分100，并且不圖示各構成要素。在半導體襯底101上，形成元件分離區域(STI) 102。接著,注入硼(B)離子而形成P — well區域104,進而，向半導體襯底101的表面附近注入硼(B)離子，形成用于調整晶體管的閾值Vth的溝道注入區域106。在此，形成在外圍電路區域中的晶體管表示了 N溝道型晶體管的例子，但通過向希望的區域注入賦予N型的離子，來形成N — well區域，形成P溝道型晶體管。接著，只向存儲器晶體管區域2注入磷(P)等雜質離子，形成成為源極線SL的η +擴散區域107。接著，堆積硅氮化膜和硅氧化膜，按照希望的圖案形成光敏抗蝕膜進行濕式蝕刻，由此，只在存儲器晶體管區域2中形成硅氮化膜和硅硬化膜。接著，形成外圍電路區域的高耐壓用晶體管的厚膜的柵極絕緣膜，通過用光敏抗蝕層形成圖案而進行濕式蝕刻使得存儲器晶體管區域2和高耐壓用晶體管區域以外開口，從而形成厚膜柵極絕緣膜。在進行了濕式蝕刻的區域中形成高速動作用晶體管的薄膜柵極絕緣膜。接著，在堆積了添加了磷(P)等導電型雜質的多晶硅(poly —Si)膜和氮化硅膜后，進行蝕刻，形成外圍電路區域的晶體管的柵電極IlOa和罩氮化硅膜113a以及存儲器單元區域的選擇晶體管的柵電極IlOb和罩氮化硅膜113b。接著，向外圍電路區域的N溝道型晶體管的區域注入P離子或As離子等，形成N型區域112。接著，對在襯底整個面上堆積的氮化娃膜進行各向異性蝕刻，形成側壁(side wall) 114。接著，向外圍電路區域的N溝道型晶體管的區域注入砷(As)離子，形成源/漏區域116。接著，向外圍電路區域的P溝道型晶體管的區域注入B離子，形成源/漏區域。接著，在襯底整個面上形成氮化硅膜(阻擋氮化硅膜)118。接著，在襯底整個面上形成層間絕緣膜(BPSG膜)124，通過CMP等進行平坦化處理。
[0043]接著，形成光敏抗蝕層，在存儲器晶體管區域2中矩陣狀地形成用于形成選擇晶體管的孔126。只形成存儲器晶體管區域2的存儲串個數(在本實施例中，為8X8 = 64)的該孔126。接著，在只向存儲器晶體管區域2注入了 P離子等后，通過LPCVD法等，只在孔的側壁和底部形成氧化硅膜、非晶硅膜。接著，通過RIE，對孔的底部的氧化硅膜和非晶硅膜進行蝕刻，形成非晶硅膜128a?128d。接著，在形成了非晶硅膜后，通過CMP等進行平坦化處理，形成非晶硅膜130。接著，只向存儲器晶體管的溝道區域注入P離子等。接著，只向存儲器晶體管區域2注入As離子等，在形成漏極擴散層后，通過RTA對As離子進行活化。在此，完成外圍電路晶體管和下部的選擇晶體管。在此，向溝道部分注入了P離子等，但也可以不進行離子注入。接著，在襯底整個面上順序地形成氮化硅膜132和氧化硅膜134。在本實施例中，通過到此為止的工序，完成襯底部分100。襯底部分100的結構和制造工序并不只限于上述的例子。
[0044]接著，如圖3所示，在襯底整個面上順序地形成非晶硅膜136、氧化硅膜138、非晶硅膜140、氧化硅膜142、非晶硅膜144、氧化硅膜146、非晶硅膜148、氧化硅膜150、氮化硅膜152。這些非晶硅膜136、140、144和148成為字線7。在本實施例中，通過等離子體CVD法，分別形成厚度IOOnm的非晶硅膜136、140、144和148，分別形成厚度70nm的氧化硅膜138、142、146和150。另外，在本實施例中，通過等離子體CVD法，將氮化硅膜152形成為200nm。另外，為了降低電阻，非晶硅膜136、140、144和148也可以是η型的非晶硅膜。另夕卜，也可以使用多晶硅來代替非晶硅。
[0045]接著，在氮化硅膜152上形成光敏抗蝕層154(未圖示)，進行RIE(反應離子蝕刻)，由此來對氮化硅膜152進行制圖，形成氮化硅膜152a(圖4)。接著，除去了該氮化硅膜152的區域成為用于連接第一字線引出線的字線7的端部區域。接著，在襯底整個面上例如形成厚度600nm的BPSG膜156，直到氮化硅膜152的表面露出為止進行CMP處理(圖4)。
[0046]接著，參照圖5。在氮化硅膜152a的一部分和BPSG膜156的一部分上形成光敏抗蝕層158。將該光敏抗蝕層158和氮化硅膜152a作為掩模，將氧化硅膜146作為蝕刻停止層，對BPSG膜156、氧化硅膜150和非晶硅膜148進行蝕刻，形成BPSG膜156a、氧化硅膜150a和非晶硅膜148a。這時，在對BPSG膜156、氧化硅膜150和非晶硅膜148進行了蝕刻后，不進行光敏抗蝕層158的剝離除去。除去了該BPSG膜156、氧化硅膜150和非晶硅膜148的寬度為以后最下的氧化硅膜138露出的寬度。另外，在本實施例中，說明了將氧化硅膜用作蝕刻停止層對層疊膜進行蝕刻的例子，但也可以將非晶硅膜用作蝕刻停止層而對層疊膜進行蝕刻。
[0047]接著，參照圖6。減薄剩余的光敏抗蝕層158，形成光敏抗蝕層158a。然后，將光敏抗蝕層158a和氮化硅膜152a作為掩模，對BPSG膜156a、氧化硅膜150a、非晶硅膜148a、氧化硅膜146和非晶硅膜144進行蝕刻，形成BPSG膜156b、氧化硅膜150b、非晶硅膜148b、氧化硅膜146a和非晶硅膜144a (都沒有圖示)。在本實施例相關的本發明的半導體存儲裝置I中，通過循環進行該光敏抗蝕層的減薄工序和其后的蝕刻工序，能夠階梯狀地形成非晶硅膜136、142、146和148 (字線7)的端部。
[0048]如果詳細說明，則再次進行光敏抗蝕層158a的減薄，形成光敏抗蝕層158b (未圖示)。然后，將光敏抗蝕層158b和氮化硅膜152a作為掩模，對BPSG膜156b、氧化硅膜150b、非晶硅膜148b、氧化硅膜146a和非晶硅膜144a、氧化硅膜142和非晶硅膜140進行蝕刻，形成BPSG膜156c、氧化硅膜150c、非晶硅膜148c、氧化硅膜146b、非晶硅膜144b、氧化硅膜142a和非晶硅膜140a (圖7)。然后，除去光敏抗蝕層158b。
[0049]這樣，通過循環進行光敏抗蝕層的減薄工序和其后的蝕刻工序，能夠將非晶硅膜136、142、146和148 (字線7)的端部形成為希望的階梯狀。
[0050]接著，形成光敏抗蝕層(未圖不)，蝕刻除去BPSG膜156c、氧化娃膜150c、非晶娃膜148c、氧化硅膜146b、非晶硅膜144b、氧化硅膜142a、非晶硅膜140a、氧化硅膜138和非晶娃膜136的一部分，由此,形成裂縫160 (圖8)。
[0051]接著，形成用于矩陣狀地形成存儲器單元的柱狀部分的孔170 (未圖示)使得與存儲器晶體管區域2的孔126 (未圖示)配合(以下稱為“存儲器插孔(memory plug hole)”)。只形成存儲器晶體管區域的存儲串個數的該存儲器插孔。
[0052]接著，順序地形成氧化硅膜、氮化硅膜、氧化硅膜、非晶硅膜(都沒有圖示)。接著，通過RIE,對上述非晶娃膜進行蝕刻,形成間隙(spacer)。這些氧化娃膜(第一絕緣膜)、氮化硅膜、氧化硅膜(第二絕緣膜)形成所謂的ONO膜。上述氮化硅膜成為存儲器晶體管的電荷積蓄層。另外，也可以使用氧化鋁膜等的絕緣膜代替氧化硅膜。
[0053]接著，使用形成在存儲器插孔170上的非晶硅膜的間隙，對氧化硅膜、氮化硅膜、氧化硅膜進行蝕刻，使形成在孔126中的非晶硅膜130的一部分露出。接著，在形成非晶硅膜使得埋住存儲器插孔170后，通過CMP等進行平坦化處理。接著，注入As離子，進行RTA，由此，形成漏極擴散層172。然后，通過與形成下部選擇晶體管的工序同樣的工序，形成上部選擇晶體管。
[0054]接著，如圖9所示那樣，直到非晶硅膜148c、非晶硅膜144b、非晶硅膜140a、非晶硅膜136為止分別形成接觸孔，形成分別與非晶硅膜148c、非晶硅膜144b、非晶硅膜140a、非晶硅膜136連接的第一字線引出線7a。也可以與形成該第一字線引出線7a的過程同時地形成第三字線引出線7c。然后，形成位線、第一字線引出線等配線，完成本實施例相關的本發明的半導體存儲裝置I。
[0055]在本實施例相關的本發明的半導體存儲裝置I中，在每個2維地(即平面地)形成了多個存儲器單元的層(存儲器單元層)上，通過共通的導體層形成各字線WLl?WL4 (7)，因此，能夠大幅地減少字線驅動電路3的個數，能夠實現芯片面積的縮小。另外，階梯狀地形成存儲器晶體管區域2的各字線7的端部，將第一字線引出線7a分別連接到該階梯狀地形成的各字線的端部。這樣，通過階梯狀地形成各字線7的端部，能夠密集地配置字線7的引出配線。
[0056](實施例2)在實施例1相關的本發明的半導體存儲裝置I中，說明了在與位線8平行的方向上分別階梯狀地形成字線7的端部的例子。在本實施例2相關的本發明的半導體存儲裝置I中，在與位線8平行的方向上形成實施例1那樣的字線7的端部的階梯狀的構造，并且在與位線8垂直的方向上形成多個該階梯狀的構造。由此，能夠更密集地形成字線引出配線。另外，本實施例2相關的半導體存儲裝置I除了字線7的端部的結構以外，與實施例I相關的半導體存儲裝置I的結構相同，因此，對于與實施例1相關的半導體存儲裝置I相同的結構，有在此不再另外說明的情況。
[0057](本實施例2相關的本發明的半導體存儲裝置的制造方法)以下，使用圖10?圖15，說明本實施例2相關的本發明的半導體存儲裝置I的制造方法。另外，以下說明的制造方法是本實施例相關的本發明的半導體存儲裝置I的制造方法的一個例子，并不只限于此。另外，在圖10?圖15中，為了說明的方便，表示了本實施例2相關的半導體存儲裝置I的存儲器晶體管區域2和字線引出線7a?7c。在本實施例2相關的本發明的半導體存儲裝置I中，以字線7為12個(形成字線7的非晶硅膜為12層)的情況為例子進行說明。另夕卜，字線7的個數并不只限于此。
[0058]首先，通過與在上述實施例1中說明了的方法同樣的方法，形成襯底部分100。另外，在襯底部分100上，順序地形成非晶硅膜200、氧化硅膜202、非晶硅膜204、氧化硅膜206、非晶硅膜208、氧化硅膜210、非晶硅膜212、氧化硅膜214、非晶硅膜216、氧化硅膜218、非晶硅膜220、氧化硅膜222、非晶硅膜224、氧化硅膜226、非晶硅膜228、氧化硅膜230、非晶硅膜232、氧化硅膜234、非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246和氮化硅膜248。接著，對氮化硅膜248的一部分進行蝕亥IJ，形成BPSG膜250，直到氮化硅膜248的表面露出為止，進行CMP處理。然后，形成光敏抗蝕層252，利用與在上述實施例1中說明了的過程相同的過程，階梯狀地形成非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246和BPSG膜250 (圖10)。
[0059]接著，使用光敏抗蝕層252，統一地對非晶硅膜232、氧化硅膜234、非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246、BPSG膜250、非晶硅膜220、氧化硅膜222、非晶硅膜224、氧化硅膜226、非晶硅膜228和氧化硅膜230進行蝕亥丨J，形成非晶硅膜232a、氧化硅膜234a、非晶硅膜236a、氧化硅膜238a、非晶硅膜240a、氧化硅膜242a、非晶硅膜244a、氧化硅膜246a、BPSG膜250a、非晶硅膜220a、氧化硅膜222a、非晶硅膜224a、氧化硅膜226a、非晶硅膜228a和氧化硅膜230a (圖11)。
[0060]然后，不剝離光敏抗蝕層252，而減薄光敏抗蝕層，形成光敏抗蝕層252a (圖12)。接著，統一地對非晶硅膜232a、氧化硅膜234a、非晶硅膜236a、氧化硅膜238a、非晶硅膜240a、氧化硅膜242a、非晶硅膜244a、氧化硅膜246a、BPSG膜250a、非晶硅膜220a、氧化硅膜222a、非晶硅膜224a、氧化硅膜226a、非晶硅膜228a、氧化硅膜230a、非晶硅膜204、氧化硅膜206、非晶硅膜208、氧化硅膜210、非晶硅膜212、氧化硅膜214、非晶硅膜216和氧化硅膜218進行蝕刻，形成非晶硅膜232b、氧化硅膜234b、非晶硅膜236b、氧化硅膜238b、非晶硅膜240b、氧化硅膜242b、非晶硅膜244b、氧化硅膜246b、BPSG膜250b、非晶硅膜220b、氧化硅膜222b、非晶硅膜224b、氧化硅膜226b、非晶硅膜228b、氧化硅膜230b、非晶硅膜204a、氧化硅膜206a、非晶硅膜208a、氧化硅膜210a、非晶硅膜212a、氧化硅膜214a、非晶硅膜216a和氧化硅膜218a (圖13)。
[0061]然后，剝離除去光敏抗蝕層252a。接著，形成光敏抗蝕層(未圖示)，與實施例1同樣地，形成裂縫(slit) 260 (圖14)。
[0062]接著，通過與實施例1相同的工序，只形成存儲串個數的存儲器插孔170(未圖示)。接著順序地形成氧化硅膜、氮化硅膜、氧化硅膜、非晶硅膜(都沒有圖示)。接著，通過RIE，對上述非晶硅膜進行蝕刻，形成間隙。這些氧化硅膜(第一絕緣膜)、氮化硅膜、氧化硅膜(第二絕緣膜)形成所謂的ONO膜。上述氮化硅膜成為存儲器晶體管的電荷積蓄層。另外，也可以使用氧化鋁膜等絕緣膜代替氧化硅膜。
[0063]接著，利用形成在存儲器插孔170中的非晶硅膜的間隙，對氧化硅膜、氮化硅膜、氧化硅膜進行蝕刻，使形成在孔126中的非晶硅膜130的一部分露出。接著，在形成非晶硅膜使得埋住存儲器插孔170后，通過CMP等進行平坦化處理。接著，注入As離子，進行RTA，由此，形成漏極擴散層172。然后，通過與形成下部選擇晶體管的工序同樣的工序，形成上部選擇晶體管。
[0064]接著，如圖15 所示那樣，直到非晶硅膜 200、204a、208a、212a、216a、220b、224b、228b、232b、236b、240b和244b為止分別形成接觸孔，形成分別與非晶硅膜200、204a、208a、212a、216a、220b、224b、228b、232b、236b、240b 和 244b 連接的第一字線引出線 7a。也可以與形成該第一字線引出線7a的過程同時地形成第三字線引出線7c。然后，形成位線、第一字線引出線等配線，完成本實施例相關的本發明的半導體存儲裝置I。
[0065]在本實施例2相關的本發明的半導體存儲裝置I中，在與位線8平行的方向上形成實施例1那樣的字線7的端部的階梯狀的構造，并且在與位線8垂直的方向上形成多個該階梯狀的構造。這樣，能夠更密集地形成字線引出配線。
[0066](實施例3)本實施例3相關的本發明的半導體存儲裝置I具有在縱向上層疊了多個實施例1相關的本發明的半導體存儲裝置I的結構。另外，對于其他結構，由于具有與實施例I相關的本發明的半導體存儲裝置I相同的結構，在此不再另外說明。
[0067]如圖16所示，本實施例3相關的本發明的半導體存儲裝置I具有在縱向上層疊了3個實施例1相關的本發明的半導體存儲裝置I的結構。另外，在本實施例3中，以在縱向上層疊了 3個實施例1相關的本發明的半導體存儲裝置I的情況為例子進行了說明，但并不只限于此。
[0068]根據本實施例3相關的本發明的半導體存儲裝置1，能夠更高密度地集成存儲器晶體管。
[0069](實施例4)
[0070]本實施例4相關的本發明的半導體存儲裝置I具有在縱向上層疊了多個實施例2相關的的本發明的半導體存儲裝置I的結構。另外，對于其他結構，由于具有與實施例2相關的本發明的半導體存儲裝置I相同的結構，在此不再另外說明。
[0071]如圖17所示，本實施例4相關的本發明的半導體存儲裝置I具有在縱向上層疊了2個實施例2相關的本發明的半導體存儲裝置I的結構。另外，在本實施例4中，以在縱向上層疊了 2個實施例2相關的本發明的半導體存儲裝置I的情況為例子進行了說明，但并不只限于此。
[0072]根據本實施例4相關的本發明的半導體存儲裝置1，能夠更高密度地集成存儲器晶體管。
【權利要求】
1.一種半導體存儲裝置，其特征在于包括: 能夠電氣地進行改寫的串聯連接了多個存儲器單元的多個存儲串； 經由選擇晶體管被連接到上述存儲串的一端的位線，其中 上述存儲串具備: 柱狀半導體； 形成在上述柱狀半導體的周圍的第一絕緣膜； 形成在上述第一絕緣膜的周圍的電荷積蓄層； 形成在上述電荷積蓄層的周圍的第二絕緣膜； 形成在上述第二絕緣膜的周圍的多個電極， 上述存儲串的上述多個電極與其他的上述存儲串的上述多個電極被共用，分別是2維擴展的導體層， 上述導體層的端部分別在與上述位線平行的方向上形成為階梯狀。
2.根據權利要求1所述的半導體存儲裝置，其特征在于: 進而在與上述位線垂直的方向上，階梯狀地形成上述導體層的端部。
3.根據權利要求1所述的半導體存儲裝置，其特征在于: 上述導體層的上述位線方向.的兩端部是階梯狀的。
4.根據權利要求1所述的半導體存儲裝置，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個字線引出線。
5.根據權利要求1所述的半導體存儲裝置，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個接觸孔。
6.根據權利要求1所述的半導體存儲裝置，其特征在于: 上述2維擴展的上述導體層分別是板狀的導體層。
7.根據權利要求1所述的半導體存儲裝置，其特征在于: 在與上述柱狀半導體垂直的面內，矩陣狀地配置上述多個存儲串。
8.一種半導體存儲裝置，其特征在于包括: 襯底； 能夠電氣地進行改寫的串聯連接了多個存儲器單元的多個存儲串； 經由選擇晶體管被連接到上述存儲串的一端的位線，其中 上述存儲串具備: 柱狀半導體； 形成在上述柱狀半導體的周圍的第一絕緣膜； 形成在上述第一絕緣膜的周圍的電荷積蓄層； 形成在上述電荷積蓄層的周圍的第二絕緣膜； 形成在上述第二絕緣膜的周圍的多個電極， 上述存儲串的上述多個電極與其他的上述存儲串的上述多個電極被共用，分別是在上述襯底上2維擴展的導體層， 在將上述襯底側的上述導體層作為第一導體層時，上述導體層的端部的上述位線方向的寬度分別滿足以下的公式: 第(k 一 I)導體層的端部的寬度〉第k導體層的端部的寬度，其中k為2以上的自然數。
9.根據權利要求8所述的半導體存儲裝置，其特征在于: 進而在與上述位線垂直的方向上，階梯狀地形成上述導體層的端部。
10.根據權利要求8所述的半導體存儲裝置，其特征在于: 上述導體層的上述位線方向的兩端部是階梯狀的。
11.根據權利要求8所述的半導體存儲裝置，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個字線引出線。
12.根據權利要求8所述的半導體存儲裝置，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個接觸孔。
13.根據權利要求8所述的半導體存儲裝置，其特征在于: 在與上述柱狀半導體垂直的面內，矩陣狀地配置上述多個存儲串。
14.一種半導體存儲裝置的制造方法，其特征在于包括: 在半導體襯底上形成導電性雜質的擴散區域， 在上述半導體襯底上交替地形成多個絕緣膜和導體， 在最上的導體膜上的存儲器區域中形成第一保護膜，在端部區域中形成第二保護膜， 在上述存儲器區域的上述絕緣膜和上述導體上形成多個孔， 在上述孔的表面形成第二絕緣膜， 對位于上述孔的底部的上述第二絕緣膜進行蝕刻， 在上述孔中形成柱狀半導體， 在上述第二保護膜上形成光敏抗蝕膜， 除去上述端部區域的上述導體， 減薄上述光敏抗蝕膜， 在上述減薄后，進一步除去上述端部區域的上述導體，階梯狀地形成上述導體的端部。
15.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 循環多次進行上述減薄和蝕刻，階梯狀地形成上述導體的端部。
16.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 進而在與上述位線垂直的方向上，也階梯狀地形成上述導體層的端部。
17.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 上述導體層的上述位線方向的兩端部是階梯狀的。
18.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個字線引出線。
19.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 在階梯狀地形成的上述導體層的端部分別配置多個接觸孔。
20.根據權利要求14所述的半導體存儲裝置的制造方法，其特征在于: 在與上述柱狀半導體垂直的面內，矩陣狀地配置上述多個存儲串。
【文檔編號】H01L21/822GK103441127SQ201310382975
【公開日】2013年12月11日 申請日期:2008年4月3日 優先權日:2007年4月6日
【發明者】田中啟安, 勝又龍太, 青地英明, 木藤大, 鬼頭杰, 佐藤充 申請人:株式會社東芝