Cmos結構的形成方法
【專利摘要】一種CMOS結構的形成方法，在對第一區域的柵極結構兩側的半導體襯底內形成應力材料層后，先形成犧牲層，并平坦化犧牲層、第一硬掩膜層和第二硬掩膜層，使得第一硬掩膜層和第二硬掩膜層表面齊平且厚度相等，后續在去除所述第一硬掩膜層和第二硬掩膜層時，不會因為第一硬掩膜層和第二硬掩膜層具有高度差而需要過刻蝕，避免會在第一區域的MOS晶體管的偏移側墻底部對應位置的半導體襯底內造成損傷，且不會使得第一柵極結構和第二柵極結構的頂部邊緣的折角變為圓角。
【專利說明】CMOS結構的形成方法
【技術領域】
[0001]本發明涉及半導體制造技術，特別涉及一種CMOS結構的形成方法。
【背景技術】
[0002]金屬氧化物半導體(MOS)晶體管是集成電路中最重要的有源器件之一，其中，以NMOS晶體管和PMOS晶體管互補形成的CMOS結構是深亞微米超大集成電路的組成單元。為了提高MOS晶體管的載流子遷移率，現有技術通常在溝道區引入應力，通過改變溝道區半導體襯底的晶格結構來提高載流子的遷移率。現有的應變引入技術通常包括:源漏外延鍺硅技術、應力刻蝕阻擋層技術、應變記憶技術和應力臨近技術等，由于一種應變技術形成產生的應力有限，為了提高溝道區的應力，通常采用幾種應變引入技術同時對MOS晶體管的溝道區產生應力。
[0003]請參考圖1?圖7，為現有技術形成CMOS結構的剖面結構示意圖。
[0004]請參考圖1，提供半導體襯底20，所述半導體襯底20包括PMOS晶體管區域I和NMOS晶體管區域II，PMOS晶體管區域I和NMOS晶體管區域II之間利用淺溝槽隔離結構相隔離，在所述半導體襯底20的PMOS晶體管區域I表面形成第一柵極結構21，在所述第一柵極結構21的側壁形成第一側墻22，在所述半導體襯底20的NMOS晶體管區域II表面形成第二柵極結構31，在第二柵極結構31的側壁形成第二側墻32，在所述第一柵極結構21和第二柵極結構31的頂部表面形成硬掩膜層40 ；
[0005]請參考圖2，以所述硬掩膜層40、第一側墻22和第二側墻32為掩膜，對暴露出的半導體襯底20進行輕摻雜，在第一柵極結構21兩側的PMOS晶體管區域I形成第一輕摻雜源漏區23，在第二柵極結構31兩側的NMOS晶體管區域II形成第二輕摻雜源漏區33 ；
[0006]請參考圖3，在所述第一側墻22的側壁形成第一偏移側墻25，在所述第二側墻32的側壁形成第二偏移側墻35，在半導體襯底20表面形成圖形化的光刻膠層41，所述圖形化的光刻膠層41覆蓋NMOS晶體管區域II，且暴露出第一柵極結構21兩側的半導體襯底20 ；
[0007]請參考圖4，以所述硬掩膜層40、第一偏移側墻25、圖形化的光刻膠層41為掩膜，對第一柵極結構21兩側暴露出的半導體襯底20進行刻蝕形成溝槽，并在所述溝槽內外延形成應力材料層26，所述應力材料層26的材料為鍺硅；
[0008]請參考圖5，去除光刻膠層，在所述第一柵極結構21兩側的半導體襯底20內進行離子注入形成第一源漏區24，在所述第二柵極結構26兩側的半導體襯底20內進行離子注入形成第二源漏區34，在所述暴露出的第一源漏區24、第二源漏區34表面形成金屬硅化物42 ；
[0009]請參考圖6，利用刻蝕工藝去除所述硬膜層40、第一偏移側墻25和第二偏移側墻35 (請參考圖5)；
[0010]請參考圖7，在所述金屬硅化物42表面、第一側墻22和第二側墻32側壁表面、第一柵極結構21和第二柵極結構31的頂部表面形成應力刻蝕阻擋層44。
[0011]但利用現有技術形成的CMOS結構的漏電流偏大。
【發明內容】
[0012]本發明解決的問題是提供一種CMOS結構的形成方法，不僅能提高CMOS結構中溝道區的應力，而且漏電流較小。
[0013]為解決上述問題，本發明提供一種CMOS結構的形成方法，包括:提供半導體襯底，所述半導體襯底包括第一區域和第二區域，所述半導體襯底的第一區域表面具有第一柵極結構、位于第一柵極結構側壁的第一側墻和位于第一側墻側壁的第一偏移側墻，所述第一柵極結構的頂部表面具有第一硬掩膜層，所述半導體襯底的第二區域表面具有第二柵極結構、位于第二柵極結構側壁的第二側墻和位于第二側墻側壁的第二偏移側墻，所述第二柵極結構的頂部表面具有第二硬掩膜層；對第一區域的第一柵極結構兩側暴露出來的半導體襯底進行刻蝕，形成溝槽，并在所述溝槽內形成應力材料層；在所述半導體襯底表面形成表面平坦的犧牲層，所述犧牲層覆蓋第一硬掩膜層、第二硬掩膜層表面；平坦化犧牲層、第一硬掩膜層和第二硬掩膜層，使得第一硬掩膜層和第二硬掩膜層表面齊平且厚度相等；去除剩余的犧牲層，并去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻；在半導體襯底表面、第一側墻和第二側墻側壁表面、第一柵極結構和第二柵極結構的頂部表面形成應力刻蝕阻擋層。
[0014]可選的，所述犧牲層為具有流動性的介質材料層。
[0015]可選的，所述具有流動性的介質材料層為底部抗反射層材料、紫外光吸收氧化物層或有機絕緣層。
[0016]可選的，去除部分厚度的犧牲層和第一硬掩膜層、第二硬掩膜層的工藝為回刻蝕工藝或化學機械研磨工藝。
[0017]可選的，去除部分厚度的犧牲層和第一硬掩膜層、第二硬掩膜層后，剩余的第一硬掩膜層和第二硬掩膜層的厚度與第一偏移側墻和第二偏移側墻的厚度相對應，使得后續能同時完全去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻。
[0018]可選的，去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻的工藝為干法刻蝕工藝或濕法刻蝕工藝。
[0019]可選的，所述第一側墻和第二側墻的材料相同，所述第一偏移側墻和第二偏移側墻的材料相同，且所述第一側墻、第二側墻的材料與第一偏移側墻、第二偏移側墻的材料不同。
[0020]可選的，所述第一側墻和第二側墻、第一偏移側墻和第二偏移側墻為氧化硅層、氮化娃層、氮氧化娃層或三者的堆疊結構。
[0021]可選的，在第一區域形成第一柵極結構、第一側墻、第一偏移側墻、第一硬掩膜層，在第二區域形成第二柵極結構、第二側墻、第二偏移側墻和第二硬掩膜層的工藝包括:提供半導體襯底，在所述半導體襯底的第一區域表面形成第一柵極結構，在所述半導體襯底的第二區域表面形成第二柵極結構；在所述第一柵極結構側壁形成第一側墻，在所述第二柵極結構側壁形成第二側墻；在所述第一側墻的側壁形成第一偏移側墻，在所述第二側墻的側壁形成第二偏移側墻；在所述第一柵極結構的頂部表面形成第一硬掩膜層，在所述第二柵極結構的頂部表面形成第二硬掩膜層。
[0022]可選的，還包括:在形成第一側墻和第二側墻之后，在所述第一柵極結構兩側暴露出來的半導體襯底內形成第一輕摻雜源漏區，在所述第二柵極結構兩側暴露出來的半導體襯底內形成第二輕摻雜源漏區。
[0023]可選的，在形成第一偏移側墻和第二偏移側墻之后，在所述第一柵極結構兩側暴露出來的半導體襯底內形成第一源漏區，在所述第二柵極結構兩側暴露出來的半導體襯底內形成第二源漏區。
[0024]可選的，所述應力刻蝕阻擋層為具有拉應力或壓應力的氮化硅層。
[0025]可選的，所述第一區域為NMOS晶體管區域或PMOS晶體管區域。
[0026]可選的，所述應力材料層的材料為鍺硅或碳化硅。
[0027]與現有技術相比，本發明的技術方案具有以下優點:
[0028]在對第一區域的柵極結構兩側的半導體襯底內形成應力材料層后，先形成犧牲層，并平坦化犧牲層、第一硬掩膜層和第二硬掩膜層，使得第一硬掩膜層和第二硬掩膜層表面齊平且厚度相等，后續在去除所述第一硬掩膜層和第二硬掩膜層時，不會因為第一硬掩膜層和第二硬掩膜層具有高度差而需要過刻蝕，避免會在第一區域的MOS晶體管的偏移側墻底部對應位置的半導體襯底內形成凹陷，且不會使得第一柵極結構和第二柵極結構的頂部邊緣的折角變為圓角。
【專利附圖】
【附圖說明】
[0029]圖1?圖7是現有技術CMOS結構的形成過程的剖面結構示意圖；
[0030]圖8?圖17是本發明實施例的CMOS結構的形成過程的剖面結構示意圖。
【具體實施方式】
[0031]由【背景技術】可知，現有技術形成的CMOS結構的漏電流偏大。
[0032]由于PMOS晶體管的溝道區的載流子遷移率低于PMOS晶體管的溝道區的載流子遷移率，且出于工藝成本的考慮，對于CMOS結構，通常只對PMOS晶體管采用源漏外延鍺硅技術來提高PMOS晶體管的溝道區的載流子遷移率，使得PMOS晶體管的溝道區的載流子遷移率與PMOS晶體管的溝道區的載流子遷移率大致相當。但是請參考圖4，由于形成應力材料層25需要對半導體襯底20進行刻蝕形成溝槽，所述刻蝕工藝在刻蝕形成溝槽時還會對硬掩膜層40進行刻蝕，使得第一柵極結構21頂部表面的硬掩膜層40的厚度變薄，從而使得第一柵極結構21頂部表面的硬掩膜層40和第二柵極結構31頂部表面的硬掩膜層40具有厚度差，當利用刻蝕工藝去除所述硬掩膜層40、第一偏移側墻25和第二偏移側墻35時，為了完全去除所述硬掩膜層40，需要進行過刻蝕，但在去除第一偏移側墻25后，所述過刻蝕工藝會繼續對第一偏移側墻25底部的半導體襯底20進行刻蝕，造成損傷，甚至形成凹陷43(請參考圖6)，所述凹陷43會影響最終形成的PMOS晶體管的電學性能，使得漏電流變大，由應力材料層產生的應力變小。同時，由于所述過刻蝕還會對第一柵極結構和第二柵極結構造成部分刻蝕，使得第一柵極結構和第二柵極結構的頂部表面變圓，當所述第一柵極結構和第二柵極結構為用于形成金屬柵極的偽柵結構時，所述頂部表面變圓會影響偽柵結構的去除，使得后續形成的半導體結構的電學性能變差。
[0033]為此，本發明提供了一種CMOS結構的形成方法，在對第一區域的柵極結構兩側的半導體襯底內形成應力材料層后，先形成犧牲層，并平坦化犧牲層、第一硬掩膜層和第二硬掩膜層，使得第一硬掩膜層和第二硬掩膜層表面齊平且厚度相等，后續在去除所述第一硬掩膜層和第二硬掩膜層時，不會因為第一硬掩膜層和第二硬掩膜層具有高度差而需要過刻蝕，避免會在第一區域的MOS晶體管的偏移側墻底部對應位置的半導體襯底內形成凹陷，且不會使得第一柵極結構和第二柵極結構的頂部邊緣的折角變為圓角。
[0034]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0035]請參考圖8?圖17，為本發明實施例的CMOS結構的形成過程的剖面結構示意圖。
[0036]請參考圖8，提供半導體襯底100，所述半導體襯底100包括第一區域I和第二區域II，所述第一區域I和第二區域II之間利用淺溝槽隔離結構相隔離，在所述半導體襯底100的第一區域I表面形成第一柵極結構111，在所述半導體襯底100的第二區域II表面形成第二柵極結構121。
[0037]所述半導體襯底100為硅襯底、鍺襯底、氮化硅襯底或者絕緣體上硅襯底等。本領域的技術人員可以根據需要選擇所述半導體襯底100的類型，因此，所述半導體襯底的類型不應限制本發明的保護范圍。在本實施例中，所述半導體襯底100為硅襯底，所述第一區域I為PMOS晶體管區域，用于形成PMOS晶體管，所述第二區域II為NMOS晶體管區域，用于形成NMOS晶體管。所述半導體襯底100的PMOS晶體管區域內還形成有N型阱區(未圖示)，所述半導體襯底100的NMOS晶體管區域內還形成有P型阱區(未圖示)。
[0038]在其他實施例中，所述第一區域I也可以為NMOS晶體管區域，所述第二區域II也可以為PMOS晶體管區域。
[0039]在本實施例中，所述第一柵極結構111和第二柵極結構121同時形成，在其他實施例中，所述第一柵極結構和第二柵極結構也可以分開形成。
[0040]在本實施例中，所述第一柵極結構111和第二柵極結構121為多晶硅柵極結構，包括位于半導體襯底表面的柵氧化層(未標不)和位于柵氧化層表面的多晶娃柵(未標不)。在其他實施例中，所述第一柵極結構和第二柵極結構為金屬柵極結構，包括位于半導體襯底表面的高K柵介質層(未標示)和位于高K柵介質層表面的金屬柵(未標示)，形成所述金屬柵極結構的工藝為前柵工藝或后柵工藝。當采用后柵工藝形成金屬柵極結構時，此時形成的第一柵極結構111和第二柵極結構121為偽柵結構，后續去除偽柵結構中的多晶硅偽柵形成金屬柵。
[0041]請參考圖9，在所述第一柵極結構111側壁形成第一側墻112，在所述第二柵極結構121側壁形成第二側墻122，在所述第一柵極結構111兩側暴露出來的半導體襯底100內形成第一輕摻雜源漏區113，在所述第二柵極結構121兩側暴露出來的半導體襯底100內形成第二輕摻雜源漏區123。
[0042]所述第一側墻112和第二側墻122的材料相同，為氧化硅、氮化硅或氮氧化硅，在本實施例中，所述第一側墻112和第二側墻122的材料為氧化硅，通過在所述第一柵極結構111和第二柵極結構121的側壁分別形成第一側墻112和第二側墻122，以修復刻蝕形成第一柵極結構111和第二柵極結構121時側壁的缺陷。且所述第一側墻112和第二側墻122還可以作為形成第一輕摻雜源漏區113、第二輕摻雜源漏區123的掩膜層。
[0043]形成第一側墻112和第二側墻113后，以第一柵極結構111和第一側墻112為掩膜，在所述第一柵極結構111兩側暴露出來的半導體襯底100內通過離子注入工藝形成第一輕摻雜源漏區113，所述第一輕摻雜源漏區113注入的離子為P型離子；以第二柵極結構121和第二側墻122為掩膜，在所述第二柵極結構121兩側暴露出來的半導體襯底100內通過離子注入工藝形成第二輕摻雜源漏區123，所述第二輕摻雜源漏區123注入的離子為N型離子。所述第一輕摻雜源漏區113作為后續形成的第一源漏區的一部分，所述第二輕摻雜源漏區123作為后續形成的第二源漏區的一部分，通過形成所述第一輕摻雜源漏區113和第二輕摻雜源漏區123以緩解MOS晶體管的熱載流子注入效應。
[0044]在其他實施例中，也可以不形成第一輕摻雜源漏區和第二輕摻雜源漏區。
[0045]在本實施例中，所述第一側墻112和第二側墻122在同一形成工藝中同時形成。在其他實施例中，所述第一側墻和第二側墻也可以分開形成。
[0046]請參考圖10，在所述第一側墻112的側壁形成第一偏移側墻114，在所述第二側墻122的側壁形成第二偏移側墻124。
[0047]所述第一偏移側墻114和第二偏移側墻124的材料相同，為氧化硅、氮化硅、氮氧化硅或三者的疊層結構，且所述第一偏移側墻114和第二偏移側墻124的材料與第一側墻112和第二側墻122的材料不同，具有較大的刻蝕選擇比，使得后續在去除第一偏移側墻114和第二偏移側墻124后不會對第一側墻112和第二側墻122造成損傷。
[0048]在本實施例中，所述第一偏移側墻114和第二偏移側墻124在同一形成工藝中同時形成。在其他實施例中，所述第一偏移側墻114和第二偏移側墻124也可以分開形成。
[0049]請參考圖11，在所述第一柵極結構111的頂部表面形成第一硬掩膜層115，在所述第二柵極結構121的頂部表面形成第二硬掩膜層125。
[0050]在本實施例中，所述第一硬掩膜層115、第二硬掩膜層125在形成第一偏移側墻114和第二偏移側墻124之后形成。在其他實施例中，所述第一硬掩膜層、第二硬掩膜層還可以在形成第一偏移側墻和第二偏移側墻之前形成，或者所述第一硬掩膜層、第二硬掩膜層還可以在形成第一側墻和第二側墻之前形成。
[0051]所述第一硬掩膜層115為第一柵極結構111提供掩膜，所述第二硬掩膜層125為第二柵極結構121提供掩膜，利用所述第一硬掩膜層115、第二硬掩膜層125使得第一柵極結構111和第二柵極結構121不會被后續的刻蝕工藝造成損傷。
[0052]所述第一硬掩膜層115、第二硬掩膜層125的材料為氧化娃、氮化娃、氮氧化娃、金屬娃化物等，所述第一硬掩膜層115、第二硬掩膜層125的材料可以與第一偏移側墻114、第二偏移側墻124的材料相同，也可以不同。當所述第一硬掩膜層115、第二硬掩膜層125的材料與第一偏移側墻114、第二偏移側墻124的材料相同時，后續利用同一刻蝕工藝即可將第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114、第二偏移側墻124同時去除，節省了工藝成本。
[0053]在本實施例中，所述第一硬掩膜層115、第二硬掩膜層125在同一形成工藝中同時形成。在其他實施例中，所述第一硬掩膜層、第二硬掩膜層也可以分開形成。
[0054]請參考圖12，在半導體襯底100表面形成圖形化的光刻膠層130，所述圖形化的光刻膠層130覆蓋第二區域II，且暴露出第一柵極結構111兩側的半導體襯底100，以所述圖形化的光刻膠層130為掩膜，在所述對第一區域I第一柵極結構111兩側暴露出來的半導體襯底100進行刻蝕，形成溝槽(未圖示)，并在所述溝槽內形成應力材料層116。
[0055]在CMOS工藝中，出于工藝成本的考慮，通常只對NMOS晶體管或只對PMOS晶體管的源漏區形成應力材料層，以形成提高CMOS結構的工作速度。在本實施例中，在第一區域I的PMOS晶體管的源漏區形成應力材料層，所述應力材料層的材料為鍺硅。在其他實施例中，還可以在第二區域II的NMOS晶體管的源漏區形成應力材料層，所述應力材料層的材料為碳化硅。所述應力材料層內可以原位摻雜有N型或P型雜質離子。由于所述應力材料層的材料與硅襯底的材料的晶格常數不匹配，會在NMOS晶體管或PMOS晶體管的溝道區形成拉應力或壓應力，從而提高對應的MOS晶體管的載流子遷移率，提高MOS晶體管的工作速度。
[0056]在本實施例中，由于所述圖形化的光刻膠層130覆蓋第二區域II，因此在刻蝕形成溝槽時，所述刻蝕工藝會對第一柵極結構111頂部表面的第一硬掩膜層115和第一偏移側墻114進行刻蝕，而不會對第二柵極結構121頂部表面的第二硬掩膜層125和第二偏移側墻124進行刻蝕，使得刻蝕完成后所述第一硬掩膜層115的厚度Dl小于第二硬掩膜層125的厚度D2。如果利用現有技術直接去除所述第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124，由于第二硬掩膜層125的厚度較厚，如需完全去除第二硬掩膜層125，則會在去除第一偏移側墻114后繼續刻蝕第一偏移側墻114底部的半導體襯底，在半導體襯底內形成凹陷，會影響MOS晶體管的漏電流。因此，本發明實施例先使得第一硬掩膜層115和第二硬掩膜層125的厚度相等，再利用刻蝕工藝去除第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124，避免發生過刻蝕，從而不會在第一偏移側墻114底部的半導體襯底內形成凹陷，有利于提高CMOS結構的電學性能。
[0057]請參考圖13，去除所述圖形化的光刻膠層130 (請參考圖12)，在所述第一柵極結構111兩側暴露出來的半導體襯底100內形成第一源漏區117，在所述第一源漏區117表面形成第一金屬娃化物層118 ;在所述第二柵極結構121兩側暴露出來的半導體襯底100內形成第二源漏區127，在所述第二源漏區127表面形成第二金屬硅化物層128。
[0058]在本實施例中，去除所述圖形化的光刻膠層130后，對第一柵極結構111兩側暴露出來的應力材料層116進行P型重摻雜離子注入，形成第一重摻雜源漏區，所述第一重摻雜源漏區和第一輕摻雜源漏區113 (請參考圖9)構成第一源漏區117。對第二柵極結構121兩側暴露出來的半導體襯底100進行N型重摻雜離子注入，形成第二重摻雜源漏區，所述第二重摻雜源漏區和第二輕摻雜源漏區123 (請參考圖9)構成第二源漏區127。
[0059]在其他實施例中，也可以不進行P型重摻雜離子注入，所述應力材料層116內原位摻雜有P型雜質離子，所述應力材料層116作為第一重摻雜源漏區，所述第一重摻雜源漏區和第一輕摻雜源漏區113 (請參考圖9)構成第一源漏區117。
[0060]所述第一金屬硅化物層118和第二金屬硅化物層128可以降低與源漏區相連接的導電插塞的接觸電阻，有利于提高器件的響應速度。且所述第一金屬硅化物層118和第二金屬硅化物層128還可以保護源漏區免受后續刻蝕工藝的影響。
[0061]請參考圖14，在所述半導體襯底100表面形成表面平坦的犧牲層140，所述犧牲層140覆蓋第一硬掩膜層115、第二硬掩膜層125表面。
[0062]所述犧牲層140的材料為具有流動性的介質材料層、氧化硅層或氮化硅層等，所述具有流動性的介質材料層為形成過程中具有流動性的介質材料層，例如底部抗反射層(BARC, Bottom ant1-reflect1n coat)、深紫外光吸收氧化物層(DUO, Deep Ultra v1letlight absorbing oxide)或有機絕緣層(0DL),其中ODL層為日本信越化學工業株式會社(Shin-Etsu Chemical C0.Ltd)開發的一種高分子材料層,通常用于作為反應離子刻蝕工藝中最靠近硅襯底表面的一層掩膜層。所述底部抗反射層、深紫外光吸收氧化物層或有機絕緣層在形成過程中都具有流動性，可以完全填充滿不同柵極結構之間的空隙，且使得最終形成的犧牲層140表面平坦。
[0063]當所述犧牲層140的材料為氧化硅層或氮化硅層等，利用化學氣相沉積工藝形成所述犧牲層140后，對所述犧牲層140進行化學機械研磨，使得犧牲層140的表面平坦，且所述犧牲層140仍覆蓋第一硬掩膜層115、第二硬掩膜層150表面。
[0064]在本實施例中，所述犧牲層140的材料為深紫外光吸收氧化物層，所述犧牲層140的材料與第一硬掩膜層115、第二硬掩膜層150的材料的刻蝕選擇性相近，因此后續在去除犧牲層140的同時去除暴露出的第一硬掩膜層115和第二硬掩膜層125，使得最終形成的第一硬掩膜層115、第二硬掩膜層125、犧牲層140表面齊平。
[0065]請參考圖15，平坦化犧牲層140、第一硬掩膜層115和第二硬掩膜層125，使得第一硬掩膜層115和第二硬掩膜層125表面齊平且厚度相等。
[0066]平坦化犧牲層140、第一硬掩膜層115和第二硬掩膜層125的工藝為化學機械研磨工藝、回刻蝕工藝或兩種工藝的結合。
[0067]在本實施例中，采用回刻蝕工藝去除部分厚度的犧牲層140和第一硬掩膜層115、第二硬掩膜層125，由于所述犧牲層140的材料與第一硬掩膜層115、第二硬掩膜層150的材料的刻蝕選擇性相近，使得最終形成的第一硬掩膜層115、第二硬掩膜層125、犧牲層140表面齊平。
[0068]在本實施例中，剩余的第一硬掩膜層115的厚度D5和剩余的第二硬掩膜層125的厚度D6相等，且與第一偏移側墻的厚度D3和第二偏移側墻的厚度D4相對應，使得后續能利用同一刻蝕工藝同時完全去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻。當后續的刻蝕工藝為干法刻蝕工藝時，所述第一硬掩膜層115的厚度D5和第二硬掩膜層125的厚度D6可以稍大于第一偏移側墻的厚度D3和第二偏移側墻的厚度D4。當后續的刻蝕工藝為濕法刻蝕工藝時，所述第一硬掩膜層115的厚度D5和第二硬掩膜層125的厚度D6等于第一偏移側墻的厚度D3和第二偏移側墻的厚度D4。通過控制所述剩余的第一硬掩膜層115的厚度Dl和第二硬掩膜層125的厚度D2，即可使得后續的刻蝕工藝能同時完全去除第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124。
[0069]請參考圖16，去除剩余的犧牲層140 (請參考圖15)，并去除第一硬掩膜層115 (請參考圖15)、第二硬掩膜層125 (請參考圖15)、第一偏移側墻114 (請參考圖15)和第二偏移側墻124 (請參考圖15)。
[0070]在本實施例中，先去除剩余的犧牲層140，再去除第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124。
[0071]去除第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124的工藝為干法刻蝕工藝或濕法刻蝕工藝。由于通過調節第一硬掩膜層115、第二硬掩膜層125的厚度,可以同時完全去除第一硬掩膜層115、第二硬掩膜層125、第一偏移側墻114和第二偏移側墻124，不會發生過刻蝕，不會在第一偏移側墻114底部對應的半導體襯底100內形成凹陷，且也不會在第一柵極結構和第二柵極結構的頂部邊緣的折角變為圓角。
[0072]在其他實施例中，也可以利用同一刻蝕工藝同時去除犧牲層、第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻。
[0073]請參考圖17，在半導體襯底100表面、第一側墻112和第二側墻122側壁表面、第一柵極結構111和第二柵極結構121的頂部表面形成應力刻蝕阻擋層135。
[0074]所述應力刻蝕阻擋層135用于為后續在源漏區和柵極結構表面刻蝕形成導電插塞時作為源漏區和柵極結構的刻蝕阻擋層，避免過刻蝕對源漏區和柵極結構造成損傷。
[0075]在本實施例中，所述應力刻蝕阻擋層135為具有拉應力或壓應力的氮化硅層，由于所述應力刻蝕阻擋層135具有拉應力或壓應力，且所述應力刻蝕阻擋層135位于半導體襯底100表面，利用所述應力刻蝕阻擋層135對NMOS晶體管或PMOS晶體管的溝道區產生應力作用，從而使得NMOS晶體管或PMOS晶體管的載流子遷移率變大。且由于所述第一偏移側墻和第二偏移側墻被去除，所述應力刻蝕阻擋層135與溝道區的距離更近，利用應力刻蝕阻擋層135在溝道區內形成的應力更大，有利于提高NMOS晶體管或PMOS晶體管的載流子遷移率。
[0076]在其他實施例中，位于第一區域I的應力刻蝕阻擋層和位于第二區域II的應力刻蝕阻擋層不同，位于第一區域I的應力刻蝕阻擋層對PMOS晶體管的溝道區產生壓應力，位于第二區域II的應力刻蝕阻擋層對NMOS晶體管的溝道區產生拉應力，使得所述應力刻蝕阻擋層能同時提高NMOS晶體管或PMOS晶體管的載流子遷移率。
[0077]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【權利要求】
1.一種CMOS結構的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底包括第一區域和第二區域，所述半導體襯底的第一區域表面具有第一柵極結構、位于第一柵極結構側壁的第一側墻和位于第一側墻側壁的第一偏移側墻，所述第一柵極結構的頂部表面具有第一硬掩膜層，所述半導體襯底的第二區域表面具有第二柵極結構、位于第二柵極結構側壁的第二側墻和位于第二側墻側壁的第二偏移側墻，所述第二柵極結構的頂部表面具有第二硬掩膜層； 對第一區域的第一柵極結構兩側暴露出來的半導體襯底進行刻蝕，形成溝槽，并在所述溝槽內形成應力材料層； 在所述半導體襯底表面形成表面平坦的犧牲層，所述犧牲層覆蓋第一硬掩膜層、第二硬掩膜層表面； 平坦化犧牲層、第一硬掩膜層和第二硬掩膜層，使得第一硬掩膜層和第二硬掩膜層表面齊平且厚度相等； 去除剩余的犧牲層，并去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側m ; 在半導體襯底表面、第一側墻和第二側墻側壁表面、第一柵極結構和第二柵極結構的頂部表面形成應力刻蝕阻擋層。
2.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述犧牲層為具有流動性的介質材料層。
3.如權利要求2所述的CMOS晶體管的形成方法，其特征在于，所述具有流動性的介質材料層為底部抗反射層材料、紫外光吸收氧化物層或有機絕緣層。
4.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，去除部分厚度的犧牲層和第一硬掩膜層、第二硬掩膜層的工藝為回刻蝕工藝或化學機械研磨工藝。
5.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，去除部分厚度的犧牲層和第一硬掩膜層、第二硬掩膜層后，剩余的第一硬掩膜層和第二硬掩膜層的厚度與第一偏移側墻和第二偏移側墻的厚度相對應，使得后續能同時完全去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻。
6.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，去除第一硬掩膜層、第二硬掩膜層、第一偏移側墻和第二偏移側墻的工藝為干法刻蝕工藝或濕法刻蝕工藝。
7.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一側墻和第二側墻的材料相同，所述第一偏移側墻和第二偏移側墻的材料相同，且所述第一側墻、第二側墻的材料與第一偏移側墻、第二偏移側墻的材料不同。
8.如權利要求7所述的CMOS晶體管的形成方法，其特征在于，所述第一側墻和第二側墻、第一偏移側墻和第二偏移側墻為氧化硅層、氮化硅層、氮氧化硅層或三者的堆疊結構。
9.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，在第一區域形成第一柵極結構、第一側墻、第一偏移側墻、第一硬掩膜層，在第二區域形成第二柵極結構、第二側墻、第二偏移側墻和第二硬掩膜層的工藝包括: 提供半導體襯底，在所述半導體襯底的第一區域表面形成第一柵極結構，在所述半導體襯底的第二區域表面形成第二柵極結構； 在所述第一柵極結構側壁形成第一側墻，在所述第二柵極結構側壁形成第二側墻； 在所述第一側墻的側壁形成第一偏移側墻，在所述第二側墻的側壁形成第二偏移側m ; 在所述第一柵極結構的頂部表面形成第一硬掩膜層，在所述第二柵極結構的頂部表面形成第二硬掩膜層。
10.如權利要求9所述的CMOS晶體管的形成方法，其特征在于，還包括:在形成第一側墻和第二側墻之后，在所述第一柵極結構兩側暴露出來的半導體襯底內形成第一輕摻雜源漏區，在所述第二柵極結構兩側暴露出來的半導體襯底內形成第二輕摻雜源漏區。
11.如權利要求9所述的CMOS晶體管的形成方法，其特征在于，在形成第一偏移側墻和第二偏移側墻之后，在所述第一柵極結構兩側暴露出來的半導體襯底內形成第一源漏區，在所述第二柵極結構兩側暴露出來的半導體襯底內形成第二源漏區。
12.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述應力刻蝕阻擋層為具有拉應力或壓應力的氮化硅層。
13.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一區域為NMOS晶體管區域或PMOS晶體管區域。
14.如權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述應力材料層的材料為鍺娃或碳化娃。
【文檔編號】H01L21/8238GK104425373SQ201310365882
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】李鳳蓮, 倪景華 申請人:中芯國際集成電路制造(上海)有限公司