Pmos晶體管結構及其制造方法
【專利摘要】本發明提供了一種PMOS晶體管結構及其制造方法，其中，所述制造方法包括：在半導體襯底依次形成第一材料層與第二材料層；在所述第二材料層上形成柵極結構；以所述柵極結構為掩膜，依次對所述第二材料層、第一材料層以及部分半導體襯底進行第一次刻蝕；對所述第一材料層進行第二次刻蝕；在半導體襯底上形成第三材料層。本發明通過對第一材料層進行第二次刻蝕，增加后續形成的第三材料層的體積，從而進一步增大溝道區域的應力，提高PMOS晶體管載流子遷移率，提高器件性能。
【專利說明】^03晶體管結構及其制造方法
【技術領域】
[0001]本發明涉及集成電路制造領域，特別涉及一種？103晶體管結構及其制造方法。
【背景技術】
[0002]隨著半導體工業的進步，半導體器件的特征尺寸和深度不斷縮小，更低的漏電流消耗成為低功率系統性能的關鍵參數。為了滿足器件尺寸減小的需求，要求源/漏區以及源丨漏極延伸區相應地變淺，結深低于10011111的摻雜結通常被稱為超淺結界
…了)，超淺結可以更好的改善器件的短溝道效應(6^^601:, 802),例如漏極感應勢壘降低(0181)以及擊穿。然而，由于在執行源/漏注入時產生的末端損傷(￡010以及陡峭的結剖面使得上述超淺結易于形成更大的結電容和結泄露，這對于低功率器件的消費者，尤其是高壓晶體管的消費者來說，是一個非常嚴重的問題。
[0003]現有技術中一種提高皿)3晶體管載流子遷移率的方法是通過向晶體管溝道區域有選擇地施加應力，這種應力使半導體晶格發生畸變，如向晶體管的溝道區域施加壓應力，半導體晶體晶格發生壓縮，進而影響能帶的排列和半導體電荷輸送性能，通過控制在形成的器件中的應力大小和分布，以提高載流子遷移率，改善器件的性能。
[0004]現有技術中，可以通過在源/漏區埋置鍺硅(31(?)層造成半導體晶格失配，在晶體管溝道區域中引入應力，提高103晶體管載流子遷移率。對于？103器件制造，需要31(?層中(?是高濃度的，以增加溝道應力，而為了降低源漏區的薄層電阻和接觸電阻，通常需要在31(?層中摻雜硼。然而在31(?層中的高濃度硼可能向外擴散至溝道區域，而導致短溝道晶體管中閾值電壓的滾降打)，出現嚴重的短溝道效應。
[0005]因此，提供一種？103晶體管結構及其制造方法，能夠提高？103晶體管載流子遷移率，是本領域技術人員亟待解決的一個技術問題。
【發明內容】
[0006]本發明提供了一種？103晶體管結構及其制造方法，以提高溝道區域的應力，降低短溝道效應，從而達到提高？103晶體管載流子遷移率的目的。
[0007]本發明提供的？103晶體管結構及其制造方法，包括:
[0008]提供一半導體襯底，在其上依次形成第一材料層與第二材料層；
[0009]在所述第二材料層上形成柵極結構；
[0010]以所述柵極結構為掩膜，依次對所述第二材料層、第一材料層以及部分半導體襯底進行第一次刻蝕；
[0011]對所述第一材料層的兩側進行第二次刻蝕；
[0012]在所述半導體襯底上形成第三材料層，所述第三材料層位于所述第一材料層、第二材料層和柵極結構的兩側。
[0013]進一步的，所述第一材料層的材質為碳化硅。
[0014]進一步的，所述碳化硅中碳的摩爾比為0.05?0.2。
[0015]進一步的，所述第一材料層的厚度為20nm?80nm。
[0016]進一步的，所述第二材料層的材質為硅。
[0017]進一步的，所述第二材料層的厚度為10nm?40nm。
[0018]進一步的，所述第二次刻蝕為干法刻蝕。
[0019]進一步的，所述干法刻蝕米用CHF3/02、CHF3/02/He等尚子體進行刻蝕。
[0020]進一步的，所述干法刻蝕的壓強為1.75Torr。
[0021]進一步的，所述第二次刻蝕之后，第一材料層的寬度在所述柵極結構寬度的二分之一以上。
[0022]進一步的，所述第三材料層低于所述柵極結構的高度。
[0023]進一步的，所述第三材料層為鍺化硅。
[0024]進一步的，所述鍺化硅中鍺的摩爾比為0.2?0.45。
[0025]進一步的，在形成第三材料層之后還包括，進行B/BF2摻雜以形成LDD的步驟。
[0026]進一步的，所述B/BF2摻雜采用原位摻雜工藝，摻雜劑量為lE19/cm3?lE21/cm3。
[0027]進一步的，所述B/BF2摻雜采用植入工藝，摻雜劑量為3E14/cm3?lE15/cm3，功率為 500Kev ?2Kev。
[0028]進一步的，所述半導體襯底具有〈110〉、〈100〉或〈111〉晶格。
[0029]相應的，本發明還提出一種使用以上PM0S晶體管的制造方法制造的PM0S晶體管結構，包括:
[0030]半導體襯底；
[0031]位于所述半導體襯底上的第一材料層；
[0032]位于所述第一材料層上的第二材料層；
[0033]位于所述第二材料層上的柵極結構；
[0034]位于第一材料層、第二材料層及柵極結構兩側，半導體襯底上的第三材料層。
[0035]與現有技術相比，本發明具有以下優點:
[0036]本發明提供的PM0S晶體管結構及其制造方法中，在第一材料層、第二材料層及柵極結構兩側形成第三材料層以增加溝道區域應力的基礎上，通過進行第二次刻蝕減小第一材料層的寬度，相應增加了第三材料層的體積，從而進一步增大溝道區域的應力，提高PM0S晶體管載流子遷移率；同時，第一材料層能夠阻擋后續工藝中注入的硼離子的擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高器件性能。
【專利附圖】
【附圖說明】
[0037]圖1為本發明一實施例所提供的PM0S晶體管的制造方法的流程圖。
[0038]圖2?6為本發明一實施例所提供的PM0S晶體管的制造方法的各步驟的器件結構示意圖。
【具體實施方式】
[0039]以下結合附圖和具體實施例對本發明提出的PM0S晶體管結構及其制造方法做進一步詳細說明。根據下面說明和權利要求書，本發明的優點和特征將更清楚，需說明的是，附圖均采用非常簡化的形式且均使用非精準的比率，僅用于方便、明晰地輔助說明本發明實施例的目的。
[0040]本發明的核心思想是:溝道區域中形成有第一材料層與第二材料層，溝道區域兩側形成有第三材料層，通過刻蝕以減小第一材料層的寬度，增加第三材料層的體積，從而增大溝道區域的應力，提高晶體管載流子遷移率。
[0041]圖1為本發明一實施例所提供的？103晶體管的制造方法的流程圖，如圖1所示，本發明提出的一種晶體管的制造方法，包括以下步驟:
[0042]步驟301:提供一半導體襯底，在其上依次形成第一材料層與第二材料層；
[0043]步驟302:在所述第二材料層上形成柵極結構；
[0044]步驟303:以所述柵極結構為掩膜，依次對所述第二材料層、第一材料層以及部分半導體襯底進行第一次刻蝕；
[0045]步驟304:對所述第一材料層的兩側進行第二次刻蝕；
[0046]步驟305:在所述半導體襯底上形成第三材料層，所述第三材料層位于所述第一材料層、第二材料層和柵極結構的兩側。
[0047]圖2?6為本發明一實施例提供的？103晶體管制造方法的各步驟結構示意圖，請參考圖1所示，并結合圖2?圖6，詳細說明本發明提出的？103晶體管的制造方法:
[0048]步驟301:提供一半導體襯底100，在所述半導體襯底100上依次形成第一材料層101和第二材料層102，如圖2所示。
[0049]本實施例中，所述第一材料101的材質為碳化硅(310,采用外延生長或沉積技術，在所述半導體襯底100上形成所述碳化硅層，所述碳化硅中碳的摩爾比為0.05?0.2，例如0.05,0.1,0.15、0丨2，其中較佳的摩爾比為0.1。所述第一材料層的厚度為20110?80鹽，例如 20鹽、3011111、4011111、5011111、6011111、7011111、8011111，其中較佳的厚度為 50鹽。
[0050]所述第二材料層102的材質為娃(31),厚度為10=111?4011111，例如10鹽、2011111、3011111、4011111，其中較佳的厚度為2011111。
[0051]所述半導體襯底100可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(301)或本領域技術人員公知的其他半導體襯底。作為示例，在本實施例中，所述半導體襯底100選用單晶硅材料構成，所述單晶硅襯底可以具有〈110〉、?100?或其它各向晶向。
[0052]步驟302:在所述第二材料層102上形成柵極結構103，如圖3所示。
[0053]本步驟中，首先在第二材料層102上依次形成氧化層和多晶硅層，然后依次對氧化層和多晶硅層進行圖形化形成柵極多晶硅1033和柵極氧化層103匕柵極氧化層1036可以為氧化硅或氮氧化硅，在6511111技術節點以下，優選高介電常數(高10材料，如氧化鋁，氧化鋯，氧化鉿等。在其它實施例中，柵極多晶硅1033可以為金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種。
[0054]在所述第二材料層102及柵極多晶硅103&上沉積一層介質層，以圖案化的光刻膠層為掩膜刻蝕所述介質層，然后去除圖案化的光刻膠層，形成柵極側墻103(3。柵極側墻103(3可以包括至少一層氧化物層和/或至少一層氮化物層。需要說明的是，柵極側墻103(3是可選的而非必需的，其主要用于在后續進行刻蝕或離子注入時保護柵極結構的側壁不受損傷。柵極多晶硅103^柵極氧化層1036以及柵極側墻103組成柵極結構103。
[0055]步驟303:以所述柵極結構103為掩膜，依次對所述第二材料層102、第一材料層101以及部分半導體襯底100進行第一次刻蝕，如圖4所示。
[0056]第一次刻蝕會刻蝕掉部分半導體襯底100，用于增加后續形成的第三材料層的體積，從而增大溝道區域的應力，達到提高PM0S晶體管載流子遷移率的目的。但是不應該刻蝕太多，否則反而會造成溝道區域的應力呈現拋物線形狀變化。
[0057]步驟S04:對所述第一材料層101的兩側進行第二次刻蝕，如圖5所示。
[0058]本實施例中，第一材料層101為SiC，對所述第一材料層101采用干法刻蝕，例如采用CHF3/02、CHF3/02/He等離子體進行刻蝕，壓強為1.75Torr。在其他實施例中，也可以采用其它已知的刻蝕方法。
[0059]第二次刻蝕的目的也是為了增加后續形成的第三材料層的體積，以此來增大溝道區域的應力，并且刻蝕之后，所述第一材料層101的寬度在所述柵極結構103寬度的二分之一以上，避免影響到第二材料層102。
[0060]所述第一材料層101還會阻擋后續工藝中注入的硼離子的擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高器件性能
[0061]步驟S05:在所述半導體襯底100上形成第三材料層104，位于所述第一材料層101、第二材料層102和柵極結構103的兩側，如圖6所示。
[0062]采用外延生長的方法在所述半導體襯底100上形成所述第三材料層104，位于所述第一材料層101、第二材料層102以及柵極結構103兩側，其高度不能超過柵極結構103。本實施例中，所述第三材料層104為鍺化硅(SiGe)，所述鍺化硅中鍺的摩爾比為0.2?0.45，例如 0.2,0.25,0.3,0.35,0.4,0.45，其中，較佳的摩爾比為 0.3。
[0063]在形成第三材料層104之后，還包括，進行B/BF2摻雜以形成LDD的步驟，可以采用原位摻雜工藝或植入工藝來進行所述B/BF2摻雜工藝，采用原位摻雜工藝的摻雜劑量為lE19/cm3?lE21/cm3，采用植入工藝的摻雜劑量為3E14/cm3?lE15/cm3，功率為500Kev?2Kev0
[0064]接著進行源漏極區域的離子注入和退火工藝以形成源漏極以及金屬硅化物、接觸孔等后續工藝以完成整個PM0S器件的制作，所述后續工藝與傳統的PM0S器件工藝完全相同。通過采用本發明的方法，可以有效的提高第三材料層的體積，從而進一步增大溝道區域的應力，提高PM0S晶體管載流子遷移率；同時，第一材料層還阻擋后續工藝中注入的離子的擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高器件性能。
[0065]相應的，通過上述PM0S晶體管的制造方法制造的PM0S晶體管結構，參考圖6，包括:
[0066]半導體襯底100 ；
[0067]位于所述半導體襯底100上的第一材料層101 ；
[0068]位于所述半導體襯底100上的第二材料層102 ；
[0069]位于所述第二材料層102上的柵極結構103 ；
[0070]位于第一材料層101、第二材料層102及柵極結構103兩側，半導體襯底100上的第二材料層。
[0071]綜上所述，本發明提供的PM0S晶體管結構及其制造方法中，在第一材料層、第二材料層及柵極結構兩側形成第三材料層以增加溝道區域應力的基礎上，通過進行第二次刻蝕減小第一材料層的寬度，相應增加了第三材料層的體積，從而進一步增大溝道區域的應力，提高？103晶體管載流子遷移率；同時，第一材料層能夠阻擋后續工藝中注入的硼離子的擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高器件性能
[0072] 上述描述僅是對本發明較佳實施例的描述，并非對本發明范圍的任何限定，本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。
【權利要求】
1.一種PMOS晶體管的制造方法，其特征在于，包括: 提供一半導體襯底，在其上依次形成第一材料層與第二材料層； 在所述第二材料層上形成柵極結構； 以所述柵極結構為掩膜，依次對所述第二材料層、第一材料層以及部分半導體襯底進行第一次刻蝕； 對所述第一材料層的兩側進行第二次刻蝕； 在所述半導體襯底上形成第三材料層，所述第三材料層位于所述第一材料層、第二材料層和柵極結構的兩側。
2.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述第一材料層的材質為碳化硅。
3.如權利要求2所述的PMOS晶體管的制造方法，其特征在于，所述碳化硅中碳的摩爾比為0.05?0.2。
4.如權利要求3所述的PMOS晶體管的制造方法，其特征在于，所述第一材料層的厚度為 20nm ?80nm。
5.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述第二材料層的材質為娃。
6.如權利要求5所述的PMOS晶體管的制造方法，其特征在于，所述第二材料層的厚度為 1nm ?40nm。
7.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述第二次刻蝕為干法刻蝕。
8.如權利要求7所述的PMOS晶體管的制造方法，其特征在于，所述干法刻蝕采用CHF3/O2、CHF3/02/He等離子體進行刻蝕。
9.如權利要求8所述的PMOS晶體管的制造方法，其特征在于，所述干法刻蝕的壓強為1.75Torr。
10.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述第二次刻蝕之后，第一材料層的寬度在所述柵極結構寬度的二分之一以上。
11.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述第三材料層的高度低于所述柵極結構的高度。
12.如權利要求11所述的PMOS晶體管的制造方法，其特征在于，所述第三材料層為鍺化硅。
13.如權利要求12所述的PMOS晶體管的制造方法，其特征在于，所述鍺化硅中鍺的摩爾比為0.2?0.45。
14.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，在形成第三材料層之后還包括，進行B/BF2摻雜以形成LDD的步驟。
15.如權利要求14所述的PMOS晶體管的制造方法，其特征在于，所述B/BF2摻雜采用原位摻雜工藝，摻雜劑量為lE19/cm3?lE21/cm3。
16.如權利要求14所述的PMOS晶體管的制造方法，其特征在于，所述B/BF2.雜采用植入工藝，摻雜劑量為3E14/cm3?lE15/cm3，功率為500Kev?2Kev。
17.如權利要求1所述的PMOS晶體管的制造方法，其特征在于，所述半導體襯底為〈110〉、〈100〉或〈111〉晶格。
18.一種使用權利要求1?17所述的PMOS晶體管的制造方法制造的PMOS晶體管結構，其特征在于，包括: 半導體襯底； 位于所述半導體襯底上的第一材料層； 位于所述第一材料層上的第二材料層； 位于所述第二材料層上的柵極結構； 位于第一材料層、第二材料層及柵極結構兩側，半導體襯底上的第三材料層。
【文檔編號】H01L29/06GK104425262SQ201310365513
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】趙猛 申請人:中芯國際集成電路制造(上海)有限公司