半導體制作工藝的制作方法
【專利摘要】本發明公開一種半導體制作工藝，其包含下述步驟：形成一第一柵極以及一第二柵極于一基底上。形成一第一應力層，覆蓋第一柵極以及第二柵極。蝕刻覆蓋第一柵極的第一應力層以形成一第一間隙壁于第一柵極側邊的基底上，但保留覆蓋第二柵極的第一應力層。形成一第一外延層于第一間隙壁側邊。完全移除第一應力層以及第一間隙壁。形成一第二應力層，覆蓋第一柵極以及第二柵極。蝕刻覆蓋第二柵極的第二應力層，以形成一第二間隙壁于第二柵極側邊的基底上，但保留覆蓋第一柵極的第二應力層。形成一第二外延層于第二間隙壁側邊。完全移除第二應力層以及第二間隙壁。
【專利說明】半導體制作工藝
【技術領域】
[0001]本發明是關于一種半導體制作工藝，且特別是關于一種應用應變硅技術于CMOS晶體管的半導體制作工藝。
【背景技術】
[0002]隨著半導體制作工藝進入到深次微米時代，例如65納米(nm)以下的制作工藝，對于CMOS晶體管元件的驅動電流(drive current)的提升已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變硅(strained-silicon)技術」，其原理主要是使柵極通道部分的硅晶格產生應變，使電荷在通過此應變的柵極通道時的移動力增加，進而達到使CMOS晶體管運作更快的目的。
[0003]一般來說，硅晶格的應變可以通過以下兩種方式達到:第一種方式是利用形成在晶體管周圍的應力薄膜，例如沈積在多晶硅柵極上的應力膜(poly stressor)或者在硅化金屬層形成后才沈積的接觸洞蝕刻停止層(contact etch stop layer, CESL),此方式又被稱做「制作工藝誘發應變(process-1nduced strain)」;另一種方式則是直接利用應變娃晶片進行元件的制作。后者的應變硅晶片的作法在晶格常數較硅大或小的半導體基材上成長出應變硅層。
[0004]特別是，應變硅技術所需施加于一 NMOS晶體管以及一 PMOS晶體管所需的應力恰好相反，因而所需的應力材料甚至應力制作工藝亦不相同。因此，如何整合應變硅技術，俾使其應用于同時具有一 NMOS晶體管以及一 PMOS晶體管的一 CMOS晶體管中，亦為一重要議題。
【發明內容】
[0005]本發明的目的在于提出一種半導體制作工藝，其整合多種應變娃技術于CMOS晶體管中。
[0006]為達上述目的，本發明提供一種半導體制作工藝，包含有下述步驟。首先，形成一第一柵極以及一第二柵極于一基底上。接著，形成一第一應力層，覆蓋第一柵極以及第二柵極。接續，蝕刻覆蓋第一柵極的第一應力層以形成一第一間隙壁于第一柵極側邊的基底上，但保留覆蓋第二柵極的第一應力層。續之，形成一第一外延層于第一間隙壁側邊的基底中。繼之，完全移除第一應力層以及第一間隙壁。然后，形成一第二應力層，覆蓋第一柵極以及第二柵極。而后，蝕刻覆蓋第二柵極的第二應力層，以形成一第二間隙壁于第二柵極側邊的基底上，但保留覆蓋第一柵極的第二應力層。其后，形成一第二外延層于第二間隙壁側邊的基底中。之后，完全移除第二應力層以及第二間隙壁。
[0007]基于上述，本發明提供一種半導體制作工藝，其通過形成第一應力層，俾以第一應力層形成第一間隙壁，用以形成第一外延層的間隙壁，而形成第一外延層；然后，再形成第二應力層，俾以第二應力層形成第二間隙壁，用以形成第二外延層的間隙壁，而形成第二外延層。如此一來，即可同時整合多種應變硅技術于半導體結構中并簡化制作工藝。再者，可通過選用第一應力層、第一外延層、第二應力層與第二外延層的材質，而使第一應力層與第一外延層施加壓縮應力于欲形成PMOS晶體管的柵極通道中，以及使第二應力層與第二外延層施加拉伸應力于欲形成NMOS晶體管的柵極通道中，如此可將多種應變硅技術整合于CMOS晶體管中。
【專利附圖】
【附圖說明】
[0008]圖1-11是本發明一實施例的半導體制作工藝的剖面示意圖。
[0009]主要元件符號說明
[0010]110:基底
[0011]112:鰭狀結構
[0012]122:緩沖層
[0013]124:柵極介電層
[0014]126:阻障層
[0015]128:犧牲電極層
[0016]129、160c:蓋層
[0017]129a、180b:氮化層
[0018]129b、180a:氧化層
[0019]130:間隙壁
[0020]140:輕摻雜源/漏極
[0021]150:第一應力層
[0022]150a:第一間隙壁
[0023]160a:第一外延層
[0024]160b:第二外延層
[0025]170:第二應力層
[0026]170a:第二間隙壁
[0027]180:主間隙壁材料
[0028]190:主間隙壁
[0029]190a:內層間隙壁
[0030]190b:外層間隙壁
[0031]195:源 / 漏極
[0032]A:第一區
[0033]B:第二區
[0034]C1、C2:柵極通道
[0035]Gl:第一柵極
[0036]G2:第二柵極
[0037]P1、P2:材料
[0038]R:凹槽
【具體實施方式】
[0039]以下的實施例揭示將多種應變硅技術整合于CMOS晶體管的制作工藝。本實施例為形成三柵極場效晶體管(tr1-gate MOSFET)，但本發明不以此為限。在其他實施例中，本發明也可應用于其他多柵極場效晶體管(mult1-gate MOSFET)等非平面的晶體管，或者平面晶體管，視需求而定。
[0040]圖1-11繪示本發明一實施例的半導體制作工藝的剖面示意圖。如圖1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導體基底。
[0041]基底110具有一鰭狀結構112。形成鰭狀結構112的方法可如下述步驟。首先，提供一塊狀底材(未繪示)，在其上形成硬遮罩(掩模)層(未繪示)，并將其圖案化以定義出其下的塊狀底材中欲對應形成的鰭狀結構112的位置。接著，進行一蝕刻制作工藝，于塊狀底材(未繪示)中形成鰭狀結構112。如此，完成鰭狀結構112于基底110的制作。在一實施例中，形成鰭狀結構112后即移除硬遮罩層(未繪示)，可于后續制作工藝中形成三柵極場效晶體管(tr1-gate M0SFET)。如此一來，由于鰭狀結構112與后續形成的介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三柵極場效晶體管(tr1-gateM0SFET)。相較于平面場效晶體管，三柵極場效晶體管可通過將上述三直接接觸面作為載流子流通的通道，而在同樣的柵極長度下具有較寬的載流子通道寬度，以使在相同的驅動電壓下可獲得加倍的漏極驅動電流。而在另一實施例中，也可保留硬遮罩層(未繪示)，而于后續制作工藝中形成另一具有鰭狀結構的多柵極場效晶體管(mult1-gate M0SFET) 一鰭式場效晶體管(fin field effect transistor, Fin FET)。鰭式場效晶體管中，由于保留了硬遮罩層(未繪示)，鰭狀結構112與后續將形成的介電層之間僅有兩接觸側面。另外，如前所述，本發明亦可應用于其他種類的半導體基底，例如在另一實施態樣中，提供一硅覆絕緣基底(未繪示)，并以蝕刻暨光刻的方法蝕刻硅覆絕緣基底(未繪示)上的單晶硅層而停止于氧化層，即可完成鰭狀結構于硅覆絕緣基底上的制作。此外，鰭狀結構112的個數可為任意個，圖1-11為本發明欲形成的半導體結構的剖面示意圖，而一般而言鰭狀結構112為多個朝紙面方向平行排列。
[0042]請繼續參閱圖1，基底110具有一第一區A以及一第二區B。在本實施例中，第一區A為形成PMOS晶體管于其中，而第二區B為形成NMOS晶體管于其中，但本發明不以此為限。例如在其他實施例中，第一區A為形成NMOS晶體管于其中，而第二區B為形成PMOS晶體管于其中。由于第一區A以及第二區B為形成具有不同電性之晶體管，因此在后續整合應變硅技術時，需搭配不同制作工藝或者不同材料的應力層等以對于柵極通道形成壓縮或者拉伸應力。此外，第一區A與第二區B也可具有相同電性的晶體管，例如皆為形成PMOS晶體管或NMOS晶體管，如此在后續整合應變硅技術時，可通過多次形成應力層的方法，以增加施加于第一區A與第二區B的柵極通道的應力，或施加不同程度的應力于第一區A與第二區B的柵極通道。另外，在第一區A以及第二區B之間可另外形成一絕緣結構(未繪示)以分別將第一區A以及第二區B中的晶體管電性絕緣，其中絕緣結構可例如為一淺溝槽絕緣(shallow trench isolat1n, STI)結構，而由例如一淺溝槽絕緣制作工藝形成,但本發明不以此為限。
[0043]接著，由下而上依序形成一緩沖層(未繪示)、一柵極介電層(未繪示)、一阻障層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底110 ;隨之，將蓋層(未繪示)、犧牲電極層(未繪示)、阻障層(未繪示)、柵極介電層(未繪示)以及緩沖層(未繪示)圖案化，以形成一緩沖層122、一柵極介電層124、一阻障層126、一犧牲電極層128以及一蓋層129于基底110上。如此，則由緩沖層122、柵極介電層124、阻障層126、犧牲電極層128以及蓋層129，形成二第一柵極Gl于第一區A中，以及二第二柵極G2于第二區B中。為清楚揭示本發明，圖1-11分別繪示二第一柵極Gl以及二第二柵極G2于第一區A以及第二區B中，但于第一區A以及第二區B中的柵極個數可為任意個，視實際需求而定。
[0044]緩沖層122可為一氧化層，其例如以熱氧化制作工藝或化學氧化制作工藝形成，但本發明不以此為限。緩沖層122位于柵極介電層124與基底110之間，以作為柵極介電層124與基底110緩沖之用。本實施例為一前置高介電常數后柵極(Gate-Last for High-KFirst)制作工藝，因此本實施例的柵極介電層124為一高介電常數柵極介電層，其可選自氧化給(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfS14)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化錯(zirconium oxide, ZrO2)、欽酸銀(strontium titanate oxide, SrTi03)、娃酸錯氧化合物(zirconium silicon oxide, ZrS14)、錯酸給(hafnium zirconiumoxide, HfZrO4)、銀秘組氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate, PbZrxTi1-XO3, PZT)與欽酸鋇銀(barium strontiumtitanate, BaxSr1-XT13, BST)所組成的群組,但本發明不以此為限。在另一實施例中，當應用于一后置高介電常數后柵極(Gate-Last for High-K Last)制作工藝時，則柵極介電層124將于后續制作工藝中先被移除，再另外填入高介電常數柵極介電層，故此實施態樣下的柵極介電層124可僅為一般方便于后續制作工藝中移除的犧牲材料。阻障層126位于柵極介電層124上，用以于移除犧牲電極層128時當作蝕刻停止層來保護柵極介電層124，并可防止后續位于其上的金屬成分向下擴散污染柵極介電層124。阻障層126例如為氮化鉭(tantalum nitride, TaN)、氮化鈦(titanium nitride, TiN)等的單層結構或復合層結構。犧牲電極層128可例如由多晶硅所形成，但本發明不以此為限。蓋層129則可為一氮化層或一氧化層等所組成的單層或雙層結構，作為一圖案化的硬遮罩，但本發明不以此為限。在本實施例中，蓋層129由下而上包含一氮化層129a以及一氧化層12%，其通過二者的蝕刻選擇比，意即對于同一制作工藝具有不同的蝕刻率，而可分別作為后續的不同蝕刻制作工藝的硬遮罩等。
[0045]然后，分別形成一間隙壁130于第一柵極Gl及第二柵極G2側邊的基底110上。形成間隙壁130的方法可例如為先全面覆蓋一間隙壁材料(未繪示)于第一柵極Gl及第二柵極G2以及基底110上，再蝕刻間隙壁材料以分別形成間隙壁130于第一柵極Gl及第二柵極G2側邊的基底110上。間隙壁130例如是以氮化硅或氧化硅等材質所組成的單層或多層復合結構。在本實施例中，可先進行一輕摻雜離子布植制作工藝，以自動對準地于各間隙壁130側邊的基底110中形成一輕摻雜源/漏極140，但本發明不以此為限。輕摻雜源/漏極140也可在后續的制作工藝步驟中形成，例如形成于后續的二外延層之間，或形成于外延層之后等。由于形成輕摻雜源/漏極140、形成外延層或者形成源/漏極皆須不同的制作工藝溫度，因此可視實際的情形，例如實際欲摻雜的成分的物理及化學特性，而選擇進行此些制作工藝的先后順序。
[0046]如圖2所示，形成一第一應力層150，全面覆蓋第一柵極Gl以及第二柵極G2。第一應力層150可例如為一已摻雜的應力層，例如為一已摻雜的含氮層等，具有施加應力于第一柵極Gl下方的柵極通道Cl的能力。在本實施例中，由于第一柵極Gl為形成PMOS晶體管，而第二柵極G2為形成NMOS晶體管，故柵極通道Cl需施加壓縮應力，而柵極通道C2需施加拉伸應力，以分別加速通過柵極通道Cl以及通道柵極通道C2的空穴及電子，而提升第一柵極Gl以及第二柵極G2的載流子遷移率。因而，第一應力層150為一壓縮應力層，用以施加壓縮應力于柵極通道Cl，以搭配于第一區A中形成PMOS晶體管，但本發明不以此為限。
[0047]如圖3所示，蝕刻覆蓋第一區A的第一應力層150，以分別形成具有應力的一第一間隙壁150a于各第一柵極Gl側邊的基底110上，但同時保留覆蓋第二區B的第一應力層150。詳細而言,可先覆蓋一材料Pl于第二區B,并暴露出第一區A ;然后,蝕刻第一區A中的第一應力層150，俾形成具有應力的第一間隙壁150a于各第一柵極Gl側邊的基底110上，并保留第二區B中的第一應力層150。隨即，移除第二區B中的材料P1。在本實施例中，材料Pl為一光致抗蝕劑等光敏感材料，但本發明不以此為限。另外，在覆蓋材料Pl之后，可選擇性進行一局部加強應力制作工藝，例如一紫外光(ultrav1let light, UV light)照制作工藝等，于第一區A，以增強第一應力層150或第一間隙壁150a施加于柵極通道Cl的應力。
[0048]再者，在形成第一間隙壁150a之后以及移除第二區B的材料Pl之前，可繼續形成凹槽R于第一間隙壁150a側邊的基底110中。在本實施例中，凹槽R已延伸至鰭狀結構112下方的基底110中，但在其他實施例中，凹槽R可僅形成于鰭狀結構112中，視實際所需的電性要求而定。再者，在本實施例中，形成第一間隙壁150a以及形成凹槽R的步驟于同一制作工藝中完成，以簡化制作工藝。在其他實施例中，形成第一間隙壁150a以及形成凹槽R的步驟亦可于不同制作工藝中形成，且形成第一間隙壁150a以及形成凹槽R的步驟也可分別以多個制作工藝形成。
[0049]如圖4所示，形成一第一外延層160a于各凹槽R中。由于本實施例的第一區A為形成PMOS晶體管，故第一外延層160a可搭配為一硅鍺外延層等外延層，但本發明不以此為限。接續，同時移除第一應力層150以及第一間隙壁150a，如圖5所示。在本實施例中先形成凹槽R，再將第一外延層160a形成于凹槽R中。然而在其他實施例中，可不先形成凹槽R，而直接以例如摻雜基底110的方式，將第一外延層160a形成于第一間隙壁150a側邊的基底110中。
[0050]接續，在形成第一外延層160a之后，可選擇性將圖1的形成輕摻雜源/漏極140的步驟移至此時形成。
[0051]接著，如圖6所示，形成一第二應力層170，全面覆蓋第一柵極Gl以及第二柵極G2。第二應力層170可例如為一已摻雜的應力層，例如為一已摻雜的含氮層等，具有施加應力于第二柵極G2的下方的柵極通道C2的能力。在本實施例中，由于第二柵極G2為形成NMOS晶體管，故柵極通道C2需施加拉伸應力以提升載流子遷移率，因而第二應力層170為一拉伸應力層，但本發明不以此為限。
[0052]如圖7所示，蝕刻覆蓋第二區B的第二應力層170，以分別形成具有應力的一第二間隙壁170a于各第二柵極G2側邊的基底110上，但同時保留覆蓋第一區A的第二應力層170。詳細而言,可先覆蓋一材料P2于第一區A,而暴露出第二區B ;然后,蝕刻第二區B中的第二應力層170，俾形成具有應力的第二間隙壁170a于各第二柵極G2側邊的基底110上，保留第一區A中的第二應力層170。
[0053]接著，在形成第二間隙壁170a之后，可繼續形成凹槽R于第二間隙壁170a側邊的基底110中。在本實施例中，凹槽R已延伸至鰭狀結構112下方的基底110中，但在其他實施例中，凹槽R可僅形成于鰭狀結構112中，視實際所需的電性要求而定。再者，在本實施例中，形成第二間隙壁170a以及形成凹槽R的步驟于同一制作工藝中完成，以簡化制作工藝。在其他實施例中，形成第二間隙壁170a以及形成凹槽R的步驟亦可于不同制作工藝中形成，且形成第二間隙壁170a以及形成凹槽R的步驟亦可分別以多個制作工藝形成。隨即，移除第一區A中的材料P2。在本實施例中，材料P2為一光致抗蝕劑等光敏感材料，但本發明不以此為限。另外，在覆蓋材料P2之后，可選擇性進行一局部加強應力制作工藝，例如一紫外光(ultrav1let light, UV light)照制作工藝等,于第二區B,俾增強第二應力層170或第二間隙壁170a施加于柵極通道C2的應力。
[0054]如圖8所示，形成一第二外延層160b于各凹槽R中。由于本實施例的第二區B為形成NMOS晶體管，故第二外延層160b可搭配為一硅磷或硅碳外延層等外延層，但本發明不以此為限。接續，同時移除第二應力層170以及第二間隙壁170a，如圖9所示。在本實施例中先形成凹槽R，再將第二外延層160b形成于凹槽R中。然而在其他實施例中，可不先形成凹槽R，而直接以例如摻雜基底110的方式，將第二外延層160b形成于第二間隙壁170a側邊的基底110中。續之，如圖9所示，可選擇性同時分別形成一蓋層160c于第一外延層160a以及第二外延層160b上。蓋層160c可例如為一娃質層,用以防止第一外延層160a以及第二外延層160b的例如鍺或磷等成分向上擴散，且能使第一外延層160a以及第二外延層160b與上方之后續形成的結構電連接，但本發明不以此為限。
[0055]接續，在形成第二外延層160b或者蓋層160c之后，可選擇性將第I圖的形成輕摻雜源/漏極140的步驟移至此時形成。
[0056]再者，本發明在形成第一應力層150或/且第二應力層170之后，可選擇性進行一熱(thermal)制作工藝或光照制作工藝等，以使第一應力層150或/且第二應力層170能施加應力于柵極通道Cl或/及柵極通道C2。詳細而言，例如熱制作工藝可于形成第一應力層150或/且第二應力層170之后接續進行；于形成第一外延層160a或/且第二外延層160b之后再進行。熱制作工藝若于形成第一外延層160a或/且第二外延層160b之前進行，可避免熱制作工藝的溫度劣化第一外延層160a或/且第二外延層160b。熱制作工藝若于形成第一應力層150且第二應力層170之后再進行，換言之，僅進行一次熱制作工藝，同時于第一應力層150及第二應力層170，則可簡化制作工藝及降低成本。此二效應可視實際需求做權衡。
[0057]承上，通過在形成第一外延層160a之前，形成第一應力層150，并形成第一間隙壁150a作為外延層的間隙壁；以及，在形成第二外延層160b之前，形成第二應力層170，并形成第二間隙壁170a作為外延層的間隙壁，即可將多種應變硅技術整合于具有PMOS晶體管以及NMOS晶體管的CMOS晶體管中，并能簡化制作工藝步驟。換言之，即可對于欲形成PMOS晶體管的第一區A中的柵極通道Cl施加來自第一應力層150以及第一外延層160a的壓縮應力，并且對于欲形成NMOS晶體管的第二區B中的柵極通道C2施加來自第二應力層170以及第二外延層160b的拉伸應力。
[0058]如圖10所示，形成一主間隙壁材料180，全面覆蓋第一柵極Gl以及第二柵極G2。主間隙壁材料180可例如為含氮或含氧等硅化物所組成的單層或雙層結構。例如，主間隙壁材料180可包含一氧化層180a以及一氮化層180b，但本發明不以此為限。之后，蝕刻主間隙壁材料180，即可形成主間隙壁190，分別于第一柵極Gl以及第二柵極G2側邊的基底110上，如圖11所示。在此一提，可同時蝕刻主間隙壁材料180的氧化層180a以及氮化層180b，而形成具有L型的一內層間隙壁190a的雙層的主間隙壁190。或者，可僅蝕刻氮化層180b，形成單層的一外層間隙壁190b，并保留氧化層180a覆蓋第一外延層160a以及第二外延層160b。然后，再進行一離子布植制作工藝，以形成源/漏極195于主間隙壁190側邊的基底110中。之后，可再接續后續的半導體制作工藝。
[0059]綜上所述，本發明提供一種半導體制作工藝，其通過形成第一應力層，以第一應力層形成第一間隙壁，用以形成第一外延層的間隙壁，而形成第一外延層；然后，再形成第二應力層，俾以第二應力層形成第二間隙壁，用以形成第二外延層的間隙壁，而形成第二外延層。如此一來，即可同時整合多種應變硅技術于晶體管中，并有效簡化制作工藝。再者，通過選用第一應力層、第一外延層、第二應力層與第二外延層的材質，而使第一應力層與第一外延層施加壓縮應力于欲形成PMOS晶體管的柵極通道中，以及使第二應力層與第二外延層施加拉伸應力于欲形成NMOS晶體管的柵極通道中，則可將多種應變硅技術整合于CMOS晶體管中。
[0060]再者，輕摻雜源/漏極可在形成第一應力層之前、形成第一外延層之后、或者形成第二外延層之后形成。另外，為加強第一應力層及第二應力層的應力效果而進行的熱制作工藝或者光照制作工藝，可于第一應力層或/且第二應力層形成之后接續進行，或者于第一外延層或/且第二外延層形成之后進行。
[0061]以上所述僅為本發明的較佳實施例，凡依本發明申請專利范圍所做的均等變化與修飾，皆應屬本發明的涵蓋范圍。
【權利要求】
1.一種半導體制作工藝，包含有: 形成一第一柵極以及一第二柵極于一基底上； 形成一第一應力層，覆蓋該第一柵極以及該第二柵極； 蝕刻覆蓋該第一柵極的該第一應力層以形成一第一間隙壁于該第一柵極側邊的該基底上，但保留覆蓋該第二柵極的該第一應力層； 形成一第一外延層于該第一間隙壁側邊的該基底中； 完全移除該第一應力層以及該第一間隙壁； 形成一第二應力層，覆蓋該第一柵極以及該第二柵極； 蝕刻覆蓋該第二柵極的該第二應力層，以形成一第二間隙壁于該第二柵極側邊的該基底上，但保留覆蓋該第一柵極的該第二應力層； 形成一第二外延層于該第二間隙壁側邊的該基底中；以及 完全移除該第二應力層以及該第二間隙壁。
2.如權利要求1所述的半導體制作工藝，在形成該第一應力層之后，還包含: 進行一局部加強應力制作工藝。
3.如權利要求2所述的半導體制作工藝，其中該局部加強應力制作工藝包含一紫外光照制作工藝。
4.如權利要求2所述的半導體制作工藝，在形成該些間隙壁之后，還包含: 形成二輕摻雜源/漏極分別于該些間隙壁側邊的該基底中。
5.如權利要求2所述的半導體制作工藝，在完全移除該第一應力層以及該第一間隙壁之后，還包含: 形成二輕摻雜源/漏極分別于該些間隙壁側邊的該基底中。
6.如權利要求2所述的半導體制作工藝，在完全移除該第二應力層以及該第二間隙壁之后，還包含: 形成二輕摻雜源/漏極分別于該些間隙壁側邊的該基底中。
7.如權利要求1所述的半導體制作工藝，其中該第一柵極為一PMOS晶體管的一柵極，而該第二柵極為一 NMOS晶體管的一柵極。
8.如權利要求7所述的半導體制作工藝，其中該第一外延層包含一硅鍺外延層。
9.如權利要求7所述的半導體制作工藝，其中該第二外延層包含一硅磷外延層。
10.如權利要求7所述的半導體制作工藝，其中該第一應力層包含一壓縮應力層。
11.如權利要求7所述的半導體制作工藝，其中該第二應力層包含一拉伸應力層。
12.如權利要求1所述的半導體制作工藝，在蝕刻覆蓋該第一柵極的該第一應力層之前,還包含: 形成一材料覆蓋覆蓋該第二柵極的該第一應力層，以在蝕刻時保留覆蓋該第二柵極的該第一應力層。
13.如權利要求1所述的半導體制作工藝，在蝕刻覆蓋該第二柵極的該第二應力層之前,還包含: 形成一材料覆蓋覆蓋該第一柵極的該第二應力層，以在蝕刻時保留覆蓋該第一柵極的該第二應力層。
14.如權利要求1所述的半導體制作工藝，其中形成該第一外延層的步驟，包含: 形成一凹槽于該第一間隙壁側邊的該基底中；以及 形成該第一外延層于該凹槽中。
15.如權利要求1所述的半導體制作工藝，其中形成該第二外延層的步驟，包含: 形成一凹槽于該第二間隙壁側邊的該基底中；以及 形成該第二外延層于該凹槽中。
16.如權利要求1所述的半導體制作工藝，在完全移除該第二應力層以及該第二間隙壁之后，還包含: 分別形成一蓋層于該第一外延層以及該第二外延層上。
17.如權利要求1所述的半導體制作工藝，在完全移除該第二應力層以及該第二間隙壁之后，還包含: 形成二主間隙壁分別于該第一柵極以及該第二柵極側邊的該基底上。
18.如權利要求17所述的半導體制作工藝，形成該些主間隙壁的步驟，包含: 形成一主間隙壁材料，覆蓋該第一柵極以及該第二柵極；以及 蝕刻該主間隙壁材料，以形成該些主間隙壁。
19.如權利要求17所述的半導體制作工藝，其中該些主間隙壁包含雙層間隙壁。
20.如權利要求17所述的半導體制作工藝，在形成該些主間隙壁之后，還包含: 形成二源/漏極分別于該些主間隙壁側邊的該基底中。
【文檔編號】H01L21/8238GK104377135SQ201310355946
【公開日】2015年2月25日 申請日期:2013年8月15日 優先權日:2013年8月15日
【發明者】童宇誠, 廖晉毅 申請人:聯華電子股份有限公司