時鐘調整電路與存儲器儲存裝置制造方法
【專利摘要】本發明提出一種存儲器儲存裝置與設置在多個層上的時鐘調整電路。此時鐘調整電路包括檢測電路、控制電壓產生電路與壓控振蕩器。檢測電路是用以檢測一輸入信號與一輸出信號之間的信號特性差異以產生第一信號。控制電壓產生電路是電性連接至檢測電路，用以根據第一信號產生一控制電壓。壓控振蕩器是電性連接至控制電壓產生電路，并且包括一電感與一電容。壓控振蕩器用以接收控制電壓，并且根據電感與電容的阻抗特性起振以產生上述的輸出信號。其中，電感是設置在上述多個層中的焊墊層上。藉此，可以降低制作的成本。
【專利說明】時鐘調整電路與存儲器儲存裝置
【技術領域】
[0001]本發明是有關于一種時鐘調整電路，且特別是有關于晶元上多個層的配置的時鐘調整電路與存儲器儲存裝置。
【背景技術】
[0002]數字相機、移動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由于可復寫式非易失性存儲器模塊(例如，閃存)具有數據非易失性、省電、體積小，以及無機械結構等特性，所以非常適合內建于上述所舉例的各種可攜式多媒體裝置中。
[0003]一般來說，可復寫式非易失性存儲器模塊會通過一個連接器來電性連接至一個主機系統。此連接器可能會包括一個時鐘數據回復(clock data recovery)電路或是鎖相回路(phase lock loop),用以回復來自主機系統的時鐘或者是根據一個參考時鐘來產生穩定的時鐘。在一些情況下，時鐘數據回復電路或是鎖相回路會用到一個壓控振蕩器。此壓控振蕩器可以被實作為各種樣式的振蕩器，例如為電感電容式壓控振蕩器，或是環式(ring)壓控振蕩器。若使用電感電容式壓控振蕩器，則電感會占據不小的面積，并且此電感通常是設置在一個厚的銅層，藉此有較好的品質因子(quality factor,Q factor)。或者,鎖相回路中的濾波器會包括一個電容，而此電容的面積也相對地較大。因此，如何配置這些電子元件，使得可以降低制作的成本，為本領域技術人員所關心的議題。
【發明內容】
[0004]本發明的范例實施例提供一種時鐘調整電路與存儲器儲存裝置，可以減少制作的成本。
[0005]本發明一范例實施例提出一種時鐘調整電路，其是設置在一個晶元上，其具有多個層。此時鐘調整電路包括檢測電路、控制電壓產生電路與壓控振蕩器。檢測電路是用以檢測一輸入信號與一輸出信號之間的信號特性差異以產生第一信號。控制電壓產生電路是電性連接至檢測電路，用以根據第一信號產生一控制電壓。壓控振蕩器是電性連接至控制電壓產生電路。壓控振蕩器包括一電感與一電容。壓控振蕩器用以接收控制電壓，并且根據電感與電容的阻抗特性起振以產生上述的輸出信號。其中，電感是設置在上述多個層中的焊墊層上。
[0006]在一范例實施例中，上述的時鐘調整電路還包括一濾波器，其電性連接在控制電壓產生電路與壓控振蕩器之間。此濾波器包括一濾波器電容，其是設置在一個第一層上。此第一層不同于焊墊層，并且從垂直于焊墊層的一方向觀之，濾波器電容與電感是至少部分地重迭。
[0007]在一范例實施例中，從上述的方向觀之，濾波器電容中至少50%的部分與該電感重迭。
[0008]在一范例實施例中，上述的濾波器電容包括一半導體元件。此半導體元件的一布局結構形成一折線。該折線在焊墊層上的投影與上述電感的兩切線相交并形成第一夾角與第二夾角，并且第一夾角與第二夾角不為O度。
[0009]在一范例實施例中，上述的半導體元件為晶體管或二極管。
[0010]在一范例實施例中，上述的半導體元件為一晶體管。該晶體管的第一輸出端電性連接至相同晶體管的第二輸出端，并且該晶體管的控制端的布局結構形成上述的折線。
[0011]在一范例實施例中，上述的濾波器電容包括一金屬片段。此金屬片段形成一折線，并且此折線在焊墊層上的投影與電感的兩切線相交并形成第一夾角與第二夾角。其中第一夾角與第二夾角不為O度。
[0012]在一范例實施例中，上述的濾波器電容包括多個金屬片段，并且這些金屬片段成“L”形排列。
[0013]在一范例實施例中，上述的濾波器電容包括第一金屬端、第二金屬端與一介電層。此介電層是配置在第一金屬端與第二金屬端之間。第一金屬端至第二金屬端的一延伸線在焊墊層上的投影與電感在介電層上的一切線實質地平行或形成小于10度的夾角。
[0014]在一范例實施例中，上述的濾波器電容包括多個晶體管，每一個晶體管包括第一輸出端與第二輸出端。這些第一輸出端與第二輸出端彼此電性連接，并且這些晶體管為一陣列排列。
[0015]在一范例實施例中，上述晶體管中第一輸出端與第二輸出端是通過一導線彼此電性連接，并且導線的材料為非娃化物(non-salicide)。
[0016]在一范例實施例中，上述的濾波器電容包括第一晶體管與第二晶體管。第一晶體管的第一輸出端與第二晶體管的第一輸出端共享。第一晶體管的第一輸出端至第二輸出端的一延伸線在焊墊層上的投影會與電感的一切線相交并形成一夾角，并且此夾角是介于40度與140度之間。
[0017]在一范例實施例中，上述焊墊層的一材料實質上為鋁。
[0018]以另外一個角度來說，本發明一范例實施例提出一種存儲器儲存裝置，包括連接器、可復寫式非易失性存儲器模塊與存儲器控制器。連接器是用以電性連接至一主機系統。可復寫式非易失性存儲器模塊包括多個物理抹除單元。存儲器控制器是電性連接至連接器與可復寫式非易失性存儲器模塊。連接器包括一時鐘調整電路，此時鐘調整電路是設置在一個晶元上，此晶元具有多個層，并且時鐘調整電路包括檢測電路、控制電壓產生電路與壓控振蕩器。檢測電路是用以檢測一輸入信號與一輸出信號之間的信號特性差異以產生第一信號。控制電壓產生電路是電性連接至檢測電路，用以根據第一信號產生一控制電壓。壓控振蕩器是電性連接至控制電壓產生電路。壓控振蕩器包括一電感與一電容。壓控振蕩器用以接收控制電壓，并且根據電感與電容的阻抗特性起振以產生上述的輸出信號。其中，電感是設置在上述多個層中的焊墊層上。
[0019]以另外一個角度來說，本發明一范例實施例提出一種存儲器儲存裝置，包括連接器、可復寫式非易失性存儲器模塊與存儲器控制器。連接器是用以電性連接至一主機系統。可復寫式非易失性存儲器模塊包括多個物理抹除單元。存儲器控制器是電性連接至連接器與可復寫式非易失性存儲器模塊。連接器包括一電感與一電容。此電感是設置于一晶元中的一第一層上。此電容是設置于該晶兀的一第二層上。上述的第一層不同于第二層，并且從垂直于第一層的一方向觀之，上述的電感與電容是至少部分地重迭。
[0020]基于上述，本發明范例實施例提出的時鐘調整電路與存儲器儲存裝置，由于電容是設置在電感的下方，因此可以減少芯片的面積，進而減少制作的成本。
[0021]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【專利附圖】
【附圖說明】
[0022]圖1A是根據一范例實施例所繪示的主機系統與存儲器儲存裝置。
[0023]圖1B是根據一范例實施例所繪示的計算機、輸入/輸出裝置與存儲器儲存裝置的示意圖。
[0024]圖1C是根據一范例實施例所繪示的主機系統與存儲器儲存裝置的示意圖。
[0025]圖2是繪示圖1A所示的存儲器儲存裝置的概要方塊圖。
[0026]圖3是根據一范例實施例所繪示的連接器的部分電路方塊圖。
[0027]圖4是根據另一范例實施例所繪示的時鐘調整電路的方塊圖。
[0028]圖5是根據一范例實施例繪示芯片的多個層的剖面示意圖。
[0029]圖6是根據一范例實施例繪示芯片的俯視圖。
[0030]圖7至圖11是根據一范例實施例繪示濾波器電容的示意圖。
[0031][標號說明]
[0032]1000:主機系統1100:計算機
[0033]1102:微處理器1104:隨機存取存儲器
[0034]1106:輸入/輸出裝置1108:系統總線
[0035]1110:數據傳輸接口1202:鼠標
[0036]1204:鍵盤1206:顯示器
[0037]1208:打印機1212:隨身盤
[0038]1214:存儲卡1216:固態硬盤
[0039]1310:數字相機1312:SD 卡
[0040]1314:MMC 卡1316:存儲棒
[0041]1318:CF卡1320:嵌入式儲存裝置
[0042]100:存儲器儲存裝置102:連接器
[0043]104:存儲器控制器106:可復寫式非易失性存儲器模塊
[0044]304(0)?304 (R):物理抹除單元 300:時鐘調整電路
[0045]302:輸入信號304:輸出信號
[0046]306:信號308:控制電壓
[0047]310:檢測電路320:控制電壓產生電路
[0048]330:壓控振蕩器Cl、540、550:電容
[0049]Lvco:電感410:濾波器
[0050]Rl:電阻C2:濾波器電容
[0051]420:分頻器500:芯片
[0052]510:焊墊層520:金屬層
[0053]530:半導體層
[0054]552,701 ?706、1002、1004、1120、1130、1140、1150:晶體管
[0055]D:漏極端S:源極端
[0056]G:柵極端710、720、730、1010、1012:孔
[0057]740、750、1020、1030:導線760、810、970、1030:渦電流
[0058]801?804:金屬片段w:寬度
[0059]d:距離910、930、940、960:金屬端
[0060]920、950:介電層922、950:延伸線
[0061]1122、1124、1142、1144:輸出端
【具體實施方式】
[0062][第一范例實施例]
[0063]一般而言,存儲器儲存裝置(亦稱,存儲器儲存系統)包括可復寫式非易失性存儲器模塊與控制器(亦稱，控制電路)。通常存儲器儲存裝置是與主機系統一起使用，以使主機系統可將數據寫入至存儲器儲存裝置或從存儲器儲存裝置中讀取數據。
[0064]圖1A是根據一范例實施例所繪示的主機系統與存儲器儲存裝置。
[0065]請參照圖1A，主機系統1000 —般包括計算機1100與輸入/輸出(input/output, I/O)裝置1106。計算機1100包括微處理器1102、隨機存取存儲器(random accessmemory, RAM) 1104、系統總線1108與數據傳輸接口 1110。輸入/輸出裝置1106包括如圖1B的鼠標1202、鍵盤1204、顯示器1206與打印機1208。必須了解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可還包括其它裝置。
[0066]在本發明實施例中，存儲器儲存裝置100是通過數據傳輸接口 1110與主機系統1000的其它元件電性連接。藉由微處理器1102、隨機存取存儲器1104與輸入/輸出裝置1106的運作可將數據寫入至存儲器儲存裝置100或從存儲器儲存裝置100中讀取數據。例如，存儲器儲存裝置100可以是如圖1B所示的隨身盤1212、存儲卡1214或固態硬盤(SolidState Drive, SSD) 1216等的可復寫式非易失性存儲器儲存裝置。
[0067]一般而言，主機系統1000為可實質地與存儲器儲存裝置100配合以儲存數據的任意系統。雖然在本范例實施例中，主機系統1000是以計算機系統來作說明，然而，在本發明另一范例實施例中主機系統1000可以是數字相機、攝影機、通信裝置、音頻播放器或視頻播放器等系統。例如，在主機系統為數字相機(攝影機)1310時，可復寫式非易失性存儲器儲存裝置則為其所使用的SD卡1312、MMC卡1314、存儲棒(memory stick) 1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC, eMMC)。值得一提的是，嵌入式多媒體卡是直接電性連接于主機系統的基板上。
[0068]圖2是繪示圖1A所示的存儲器儲存裝置的概要方塊圖。
[0069]請參照圖2，存儲器儲存裝置100包括連接器102、存儲器控制器104與可復寫式非易失性存儲器模塊106。
[0070]在本范例實施例中，連接器102是相容于序列先進附件(Serial AdvancedTechnology Attachment, SATA)標準。然而,必須了解的是,本發明不限于此,連接器102亦可以是符合并列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE) 1394標準、高速外圍零件連接接口(Peripheral Component Interconnect Express, PCI Express)標準、通用序列總線(Universal Serial Bus, USB)標準、安全數字(Secure Digital, SD)接口標準、超高速一代(Ultra High Speed-1, UHS-1)接口標準、超高速二代(Ultra HighSpeed-1I, UHS-1I)接口標準、存儲棒(Memory Stick, MS)接口標準、多媒體儲存卡(MultiMedia Card, MMC)接口標準、嵌入式多媒體儲存卡(Embedded Multimedia Card, eMMC)接口標準、通用閃存(Universal Flash Storage,UFS)接口標準、小型快閃(Compact Flash, CF)接口標準、集成式驅動電子接口(Integrated Device Electronics, IDE)標準或其它適合的標準。
[0071]存儲器控制器104用以執行以硬件型式或固件型式實作的多個邏輯門或控制指令，并且根據主機系統1000的指令在可復寫式非易失性存儲器模塊106中進行數據的寫入、讀取與抹除等運作。
[0072]可復寫式非易失性存儲器模塊106是電性連接至存儲器控制器104，并且用以儲存主機系統1000所寫入的數據。可復寫式非易失性存儲器模塊106具有物理抹除單元304(0)?304(R)。例如，物理抹除單元304(0)?304(R)可屬于同一個存儲器晶粒(die)或者屬于不同的存儲器晶粒。每一物理抹除單元分別具有多個物理編程單元，并且屬于同一個物理抹除單元的物理編程單元可被獨立地寫入且被同時地抹除。例如，每一物理抹除單元是由128個物理編程單元所組成。然而，必須了解的是，本發明不限于此，每一物理抹除單元是可由64個物理編程單元、256個物理編程單元或其它任意個物理編程單元所組成。
[0073]更詳細來說，物理抹除單元為抹除的最小單位。亦即，每一物理抹除單元含有最小數目的一并被抹除的存儲單元。物理編程單元為編程的最小單元。即，物理編程單元為寫入數據的最小單元。每一物理編程單元通常包括數據位區與冗余位區。數據位區包含多個物理存取地址用以儲存使用者的數據，而冗余位區用以儲存系統的數據(例如，控制信息與錯誤更正碼)。在本范例實施例中，每一個物理編程單元的數據位區中會包含4個物理存取地址，且一個物理存取地址的大小為512字節(byte，B)。然而，在其它范例實施例中，數據位區中也可包含8個、16個或數目更多或更少的物理存取地址，本發明并不限制物理存取地址的大小以及個數。例如，物理抹除單元為物理區塊，并且物理編程單元為物理頁面或物理扇。
[0074]在本范例實施例中，可復寫式非易失性存儲器模塊106為多階存儲單元(MultiLevel Cell，MLC)NAND型閃存模塊，即一個存儲單元中可儲存至少2個位數據。然而，本發明不限于此，可復寫式非易失性存儲器模塊106亦可是單階存儲單元(Single LevelCell, SLC)NAND型閃存模塊、多階存儲單元(Trinary Level Cell, TLC)NAND型閃存模塊、其它閃存模塊或其它具有相同特性的存儲器模塊。
[0075]圖3是根據一范例實施例所繪示的連接器的部分電路方塊圖。
[0076]請參照圖3，連接器102至少會包括時鐘調整電路300。時鐘調整電路300是用以接收輸入信號302并且參考輸入信號302的頻率或是相位來調整輸出信號304。例如，輸入信號302可以是來自于主機系統1000的信號，或者是存儲器儲存裝置100中一個電路的信號，本發明并不限制輸入信號302的來源。時鐘調整電路300可被實作為鎖相回路(phaselock loop, PLL)或是時鐘數據回復(clock and data recovery, CDR)電路。時鐘調整電路300至少會包括檢測電路310、控制電壓產生電路320與壓控振蕩器330。然而，依照不同的實作，時鐘調整電路300還可以包括其它的元件，本發明并不在此限。
[0077]檢測電路310是用以檢測輸入信號302與輸出信號304之間的一個信號特性差異以廣生/[目號306。例如，此/[目號特性差異可以是相位差或是頻率差，而檢測電路310可為相位檢測器、頻率檢測器或是頻率相位檢測器。
[0078]控制電壓產生電路320電性連接至檢測電路310，用以根據信號306來產生控制電壓308。例如,控制電壓產生電路320為一個電荷泵(charge pump)。
[0079]壓控振蕩器330是電性連接至控制電壓產生電路320，并且會接收控制電壓308。在此范例實施例中，壓控振蕩器330為電感電容式的壓控振蕩器。具體來說，壓控振蕩器330包括了電容Cl與電感Lvco。壓控振蕩器330會根據電容Cl與電感Lvco的阻抗特性起振來產生輸出信號304。其中阻抗特性例如為電容值或是電感值，并且控制電壓308會決定輸出信號304的振蕩頻率。
[0080]時鐘調整電路300是被設置在一個芯片(chip)中彼此推迭的多個層上，而每一個層是對應到一個光罩制程。特別的是，電感Lvco是被設置在這些層中的焊墊層(padlayer)上，其中，焊墊層可為晶元(Die)中最上層的導電層，焊墊層用以與電連接至引線架(lead frame)的引線(bond wire)電連接。其中，在本范例實施例中，整個電感Lvco皆被設置在焊墊層(pad layer)上。然而，在另一范例實施例中，電感Lvco的一部分被設置在焊墊層(pad layer)上，其它部分被設置在這些層中的非焊墊層上。而焊墊層的材料實質上為鋁或鋁化合物。在此，“實質上為鋁”所指的是焊墊層層中主要材料是鋁或鋁化合物，但本發明并不排除焊墊層中還包括了其它的雜質。值得注意的是，因為焊墊層通常都相對的較厚，而較厚的金屬層可以降低電感的耗散(dissipat1n),因而可以增加電感Lvco的質量因子。此外，由于電感Lvco是設置在焊墊層上，因此不用多增加一個金屬層來設置電感Lvco (不用多增加一個光罩制程)。
[0081]圖4是根據另一范例實施例所繪示的時鐘調整電路的方塊圖。
[0082]請參照圖4,在圖4所示的范例實施例中，時鐘調整電路400被實作為鎖相回路。時鐘調整電路400包括了檢測電路310、控制電壓產生電路320、濾波器410、壓控振蕩器330與分頻器420。檢測電路310、控制電壓產生電路320與壓控振蕩器330已說明如上，在此不再重復贅述。濾波器410是電性連接在控制電壓產生電路320與壓控振蕩器330之間，用以去除控制電壓308的高頻部分。例如，濾波器410包括了電阻Rl與濾波器電容C2，其中電阻Rl的第一端電性連接在控制電壓產生電路320與壓控振蕩器330之間，而電阻Rl的第二端是電性連接至濾波器電容C2。分頻器420的一端電性連接至壓控振蕩器330，并且另一端電性連接至檢測電路310。分頻器420是用以降低輸出信號304的頻率并且將輸出信號304反饋給檢測電路310。然而，本領域技術人員應可理解鎖相回路的運作，在此便不再贅述。
[0083]一般來說，在芯片上，濾波器電容C2與電感Lvco占據了較大的面積。然而，在此范例實施例中，濾波器電容C2是配置在芯片上除了焊墊層以外的另一層(亦稱第一層)，并且濾波器電容C2是至少部分地布設于相對于電感Lvco的下方。例如，從垂直于焊墊層的一方向上觀之(以透視的方式來觀察芯片)，濾波器電容C2與電感Lvco的布設位置是至少部分地重迭。換個角度來說，濾波器電容C2在焊墊層上的投影會與電感Lvco至少部分地重迭，藉此可減少芯片的面積。其中，在本范例實施例中，濾波器電容C2在焊墊層上的投影會完全涵蓋電感Lvco。在另一范例實施例中，濾波器電容C2中至少50%的部分在焊墊層上的投影會與電感Lvco重迭。
[0084]圖5是根據一范例實施例繪示芯片的多個層的剖面示意圖。圖6是根據一范例實施例繪示芯片的俯視圖。
[0085]請參照圖5，芯片500包括了彼此推迭的焊墊層510、金屬層520與半導體層530。然而，芯片500還可以包括其它的金屬層、半導體層或是任意材料的層，本發明并不在此限。在此范例實施例中，金屬層520的材料實質上為銅或銅化合物，可用以形成各種半導體元件間的傳輸線、電源線、信號線或某些被動元件，如電容。而半導體層530的材料則包括了多晶硅或其它硅化合物，可用以形成此芯片的各種半導體元件，例如晶體管、二極管等半導體元件。其中，電感Lvco是配置在焊墊層510上；而濾波器電容C2則實作為彼此并聯的電容540與電容550，并且電容540與電容550分別配置在金屬層520與半導體530上。具體來說，電容540是由細的金屬線當作電容的兩端，并且金屬線之間留有空隙或是有介電層。值得注意的是，電容540上金屬線的長度非常長，因此可以當作是電阻Rl (參照圖4)。另一方面，電容550是由晶體管或是二極管來形成。若電容550是以晶體管來形成，則此晶體管可以是單極性晶體管，例如金屬氧化物半導體場效應晶體管(metal-oxide-semiconductorfield-effect transistor, M0SFET)或是雙極性接面型晶體管(bipolar junct1ntransistor, BJT)，本發明并不在此限。舉例來說，晶體管552為一個金屬氧化物半導體場效應晶體管并且是被當作電容來使用。晶體管552的源極(source)端S與漏極(drain)端D會彼此電性連接而形成電容的一端；而晶體管552的柵極(gate)端G則會形成電容的另一端。然而，在另一范例實施例中，晶體管552可為一個雙極性接面型電晶，其中集極(collector)端與射極(emitter)端彼此電性連接形成電容的一端；而晶體管552的基極(base)可形成電容的另一端。或者，當電容550是由二極管來形成時，則二極管的兩端便可作為電容550的兩端。在此范例實施例中，濾波器電容C2是實作為電容540與550。然而，在另一范例實施例中，濾波器電容C2也可以僅實作為電容540與電容550的其中之一，本發明并不在此限。
[0086]濾波器電容C2是設置在電感Lvco的下方，也就是說，濾波器電容C2在焊墊層510上的投影會與電感Lvco重迭。如圖6所示，從上方來看，電感Lvco與濾波器電容C2是重迭在一起，因此可以減少芯片500的面積。值得注意的是，芯片500可包括金屬層520與半導體層530以外的其它層，而壓控振蕩器330、檢測電路310、分頻器420與控制電壓產生電路320可被配制在任意的一或多個層上，本發明并不在此限。然而，由于濾波器電容C2是配置在電感Lvco的下方，因此濾波器電容C2上的線路可能會因為電磁感應(Electromagneticinduct1n)而產生潤電流(eddy current)。此潤電流會降低電感Lvco的品質因子。因此，在一范例實施例中，濾波器電容C2上線路的方向會與渦電流垂直，藉此減少渦電流。以下將再舉多個范例實施例來說明濾波器電容C2的不同態樣。
[0087]圖7至圖11是根據一范例實施例繪示濾波器電容的示意圖。
[0088]在一范例實施例中，濾波器電容C2包括一個半導體元件，并且此半導體元件的一布局結構從俯視的角度觀之是形成一折線，即此布局結構形成有一角度，此布局結構的頂端至尾端的直線距離小于此布局結構的長度。此折線在焊墊層510上的投影與電感Lvco的兩切線相交并形成兩個夾角(亦稱第一夾角與第二夾角)，并且這兩個夾角不為O度。此半導體元件可以是晶體管或是二極管。例如，當上述的半導體元件為二極管時，則二極管本身的布局結構便會形成上述的折線。若半導體元件為晶體管，則晶體管的一個輸出端(亦稱第一輸出端)會電性連接至另一個輸出端(亦稱第二輸出端)，并且晶體管的一個控制端的布局結構會形成上述的折線。具體來說，若上述的晶體管為金屬氧化物半導體場效晶體管，則上述兩個輸出端為源極端與漏極端，并且控制端為柵極端。若晶體管為雙極性接面型晶體管，則上述兩個輸出端為集極端與射極端，并且控制端為基極端。
[0089]舉例來說，在圖7的范例實施例中，濾波器電容C2包括了多個晶體管(例如，晶體管701?706)，并且這些晶體管為金屬氧化物半導體場效應晶體管。其中所有晶體管的柵極端是彼此電性連接，并且源極端與漏極端是彼此電性連接。以晶體管701為例，柵極端是呈現“L”形狀，其是通過孔(via) 710連接至導線740，并且導線740會電性連接至其它晶體管的柵極端。晶體管701的兩個輸出端(即，漏極端與源極端)是通過孔720、730連接至導線750，并且導線750會與其它晶體管的源極端與漏極端電性連接。此外，晶體管701中對應至孔730的輸出端(可為漏極端或源極端)會和晶體管702共享。導線740、750的材料可以是金屬或是其它高阻抗的化合物。然而，本發明并不限制晶體管701?706為N型或是P型，也不限制哪一個輸出端要當作漏極端或源極端。
[0090]在此范例實施例中，電感Lvco在濾波器電容C2上會感應出渦電流760，而渦電流760的方向(即，逆時鐘或是順時鐘)是對應至電感Lvco的磁場變化方向。濾波器電容C2中一個晶體管的柵極端的布局結構(layout structure)會形成一折線(例如，折線770)。折線770在焊墊層510上的投影會與電感Lvco的切線781相交并形成夾角771 (亦稱第一夾角)。折線770在焊墊層510上的投影會與電感Lvco的切線782相交并形成夾角772 (亦稱第二夾角)。夾角771與772不為O度。在此范例實施例中，夾角771與772是介于40度與140度之間(例如，90度)。換個角度來說，折線770對應的布局結構形成有一角度，此布局結構的頂端791至尾端792的直線距離D小于此布局結構的長度(長度LI加上長度L2)。在圖7的范例實施例中，濾波器電容C2中所有的晶體管的柵極端的布局結構都呈現“L”型。然而，在其它范例實施例中，不同晶體管的柵極端可以有不同的布局結構，本發明并不在此限。
[0091]請參照圖8，在圖8的范例實施例中，濾波器電容C2包括了多個金屬片段(例如，金屬片段801?804)。這些金屬片段之間的距離d會盡可能地小，并且金屬片段的寬度w也會盡可能地小。通常而言，距離d小于寬度W。然而，本發明并不限制距離d與寬度w為多少。在一范例實施例中，濾波器電容C2中的一個金屬片段會形成一折線，此折線在該焊墊層上的投影與電感Lvco的兩切線相交并形成兩個夾角(亦稱第一夾角與第二夾角)，并且這兩個夾角不為O度。例如，金屬片段820與切線821會形成夾角822，并與切線823會形成夾角824，其中夾角822與夾角824不為O度。在此范例實施例中，圖8中所有的金屬片段都成“L”形排列，其中有若干個金屬片段與電感Lvco的兩個夾角是接近或等于90度(例如，介于40度與140度之間)，藉此可以減少渦電流810。值得注意的是，圖8中每個金屬片段所形成的折線只有一個折角，但在另一范例實施例中，一個金屬片段所形成的折線可以有更多折角，并且本發明并不限制這些折角的角度。或者，不同金屬片段的折角的角度也可以不相同。
[0092]請參照圖9，在圖9的范例實施例中，濾波器電容C2包括多個金屬端與介電層，其中介電層是配置在兩個金屬端(亦稱第一金屬端與第二金屬端)之間。舉例來說，介電層920是配置在金屬端910與金屬端930之間；介電層950是配置在金屬端940與金屬端960之間。在此范例實施例中，介電層920與950的材料為多晶系，并且金屬端910、930、940與960的材料為銅或銅化合物。然而，介電層920與950的材料也可以是其它硅化合物或是氧化物，本發明并不在此限。特別的是，從第一金屬端至第二金屬端的延伸線在焊墊層510上的投影會與電感Lvco在介電層上的切線實質地平行或形成小于10度的夾角。舉例來說，金屬端910至金屬端930的延伸線923會與電感Lvco在介電層920上的切線922平行或形成小于10度的夾角；而金屬端940至金屬端960的延伸線953會與電感Lvco在介電層950上的切線952平行或形成小于10度的夾角。藉此，也可以減少渦電流970。
[0093]請參照圖10，在圖10的范例實施例中，濾波器電容C2包括了多個晶體管(例如，晶體管1002與1004)。在此范例實施例中，這些晶體管為金屬氧化物半導體場效應晶體管。每一個晶體管包括兩個輸出端(即，源極端與漏極端)，并且這些源極端與集極端是彼此電性連接。例如，晶體管1002的一個輸出端是電性連接至孔1010，而孔1010是電性連接至導線1020 ;而晶體管1002的另一個輸出端則是電性連接至孔1012，并且孔1012也是電性連接至導線1020。此外，晶體管1002中對應至孔1012的輸出端(可為源極端或是漏極端)會和晶體管1004共享。然而，本發明并不限制晶體管1002、1004為P型或是N型，也不限制哪一個輸出端要當作漏極端或源極端。另一方面，晶體管1002與1004的柵極端都會電性連接至導線1030。其中導線1030會被當作濾波器電容C2的一端，而導線1020會被當作濾波器電容C2的另一端。特別的是，濾波器電容C2中的晶體管為陣列排列，藉此可以減少渦電流1030。在一范例實施例中，導線1020與導線1030的材料為非硅化物(non-salicide)，其可以提供高電組。因此，導線1020與導線1030可被當作是濾波器410的電阻R1。然而，在另一范例實施例中，導線1020與導線1030的材料也可以是金屬，本發明并不在此限。
[0094]請參照圖11，在圖11的范例實施例中，濾波器電容C2包括了多個晶體管。這些晶體管例如為金屬氧化物半導體場效應晶體管，其中相連接的晶體管會共享一個輸出端。在同一個晶體管中，從一個輸出端到另一個輸出端的一延伸線在焊墊層510上的投影會與電感Lvco形成介于40度與140度之間的夾角。舉例來說，晶體管1120的輸出端1122會與晶體管1130共享。輸出端1122至輸出端1124的延伸線1126會與電感Lvco的切線1128相交并且形成接近90度的夾角。同樣地，晶體管1140的輸出端1144會與晶體管1150共享，并且從輸出端1144至輸出端1142的延伸線1146會與電感Lvco的另一個切線1148相交并也形成接近90度的夾角。在圖11中，這些晶體管在平面上會呈現“金字塔”的排列方式。即，這些晶體管會排列成多個列(或行)，并且每一個列(或行)上晶體管的數目會依序遞減(或遞增)。然而，在另一實施例中，這些晶體管也可以有不同的排列方式，本發明并不在此限。
[0095]值得注意的是，上述的時鐘調整電路300是配置在存儲器儲存裝置100中。但本發明并不在此限，在其它范例實施例中，時鐘調整電路300也可以配置在一個通訊裝置或是任意形式的電子裝置當中。
[0096][第二范例實施例]
[0097]第二范例實施例與第一范例實施例類似，在此僅說明不同之處。在第二范例實施例中，連接器102包括了一個電感與電容。此電感是設置于一個晶元中的一第一層上，并且電容是設置于相同晶兀的一第二層上。其中，第一層不同于第二層，并且第一層與第二層可以是焊墊層或是非焊墊層。特別的是，從垂直于第一層的一方向觀之，上述的電感與電容是至少部分地重迭。此電感與電容的布局方式,可以類似于第一范例實施例中的電感Lvco與濾波器電容C2。S卩，在第二范例實施例中，連接器102中的電感與電容也可以參考圖7至圖11來設置。值得注意的是，此電感與電容并不限定是用于鎖相回路或是時鐘數據回復電路。也就是說，上述的電感與電容可以有任何的功能與用途，本發明并不在此限。
[0098]綜上所述，本發明范例實施例提出的時鐘調整電路與存儲器儲存裝置，可以不用增加一層光罩制程，也可以減少芯片的面積。此外，由于電容上的線路會與電感所產生的渦電流垂直，因此可以減少渦電流的影響，增加電感的質量因子。
[0099]雖然本發明已以實施例揭露如上，然其并非用以限定本發明，任何所屬【技術領域】中具有通常知識者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，故本發明的保護范圍當視所附的權利要求范圍所界定者為準。
【權利要求】
1.一種時鐘調整電路，其特征在于，設置在一個晶元上，其中該晶元具有多個層，該時鐘調整電路包括: 一檢測電路，用以檢測一輸入信號與一輸出信號之間的一信號特性差異以產生一第一信號; 一控制電壓產生電路，電性連接至該檢測電路，用以根據該第一信號產生一控制電壓；以及 一壓控振蕩器，電性連接至該控制電壓產生電路，包括一電感與一電容，其中該壓控振蕩器用以接收該控制電壓，并且根據該電感與該電容的一阻抗特性起振以產生該輸出信號， 其中，該電感是設置在該多個層中的一焊墊層上。
2.根據權利要求1所述的時鐘調整電路，其特征在于，還包括: 一濾波器，電性連接在該控制電壓產生電路與該壓控振蕩器之間，其中該濾波器包括一濾波器電容，該濾波器電容是設置在該多個層的一第一層上，該第一層不同于該焊墊層，并且從垂直于該焊墊層的一方向觀之，該濾波器電容與該電感至少部分地重迭。
3.根據權利要求2所述的時鐘調整電路，其特征在于，其中從該方向觀之，該濾波器電容中至少50%的部分與該電感重迭。
4.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括一半導體元件，該半導體元件的一布局結構形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交并形成一第一夾角與一第二夾角，并且該第一夾角與該第二夾角不為O度。
5.根據權利要求4所述的時鐘調整電路，其特征在于，其中該半導體元件為晶體管或二極管。
6.根據權利要求4所述的時鐘調整電路，其特征在于，其中該半導體元件為一晶體管，該晶體管的一第一輸出端電性連接至該晶體管的一第二輸出端，并且該晶體管的一控制端的布局結構形成該折線。
7.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括一金屬片段，該金屬片段形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交并形成一第一夾角與一第二夾角，并且該第一夾角與該第二夾角不為O度。
8.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括多個金屬片段，并且該多個金屬片段成“L”形排列。
9.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括一第一金屬端、第二金屬端與一介電層，該介電層是配置在該第一金屬端與該第二金屬端之間，該第一金屬端至該第二金屬端的一延伸線在該焊墊層上的投影與該電感在該介電層上的一切線平行或該延伸線與該切線形成小于10度的夾角。
10.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括多個晶體管，每一該多個晶體管包括一第一輸出端與一第二輸出端，該些第一輸出端與該些第二輸出端彼此電性連接，并且該多個晶體管為一陣列排列。
11.根據權利要求10所述的時鐘調整電路，其特征在于，其中該些第一輸出端與該些第二輸出端是通過一導線彼此電性連接，并且該導線的一材料為非硅化物。
12.根據權利要求2所述的時鐘調整電路，其特征在于，其中該濾波器電容包括一第一晶體管與一第二晶體管，該第一晶體管的一第一輸出端與該第二晶體管的一第一輸出端共享，該第一晶體管的該第一輸出端至該第一晶體管的一第二輸出端的一延伸線在該焊墊層上的投影與該電感的一切線相交并形成一夾角，并且該夾角介于40度至140度之間。
13.根據權利要求1所述的時鐘調整電路，其特征在于，其中該焊墊層的一材料為鋁。
14.一種存儲器儲存裝置，其特征在于，包括: 一連接器，用以電性連接至一主機系統； 一可復寫式非易失性存儲器模塊，包括多個物理抹除單元；以及 一存儲器控制器，電性連接至該連接器與該可復寫式非易失性存儲器模塊， 其中，該連接器包括一時鐘調整電路，該時鐘調整電路是設置在一晶元上，該晶元具有多個層，并且該時鐘調整電路包括: 一檢測電路，用以檢測一輸入信號與一輸出信號之間的一信號特性差異以產生一第一信號; 一控制電壓產生電路，電性連接至該檢測電路，用以根據該第一信號產生一控制電壓；以及 一壓控振蕩器，電性連接至該控制電壓產生電路，包括一電感與一電容，其中該壓控振蕩器用以接收該控制電壓，并且根據該電感與該電容的一阻抗特性起振以產生該輸出信號， 其中，該電感是設置在該多個層中的一焊墊層上。
15.根據權利要求14所述的存儲器儲存裝置，其特征在于，其中該時鐘調整電路還包括: 一濾波器，電性連接在該控制電壓產生電路與該壓控振蕩器之間，其中該濾波器包括一濾波器電容，該濾波器電容是設置在該多個層的一第一層上，該第一層不同于該焊墊層，并且從垂直于該焊墊層的一方向上觀之，該濾波器電容與該電感至少部分地重迭。
16.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中從該方向觀之，該濾波器電容中至少50%的部分與該電感重迭。
17.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括一半導體元件，該半導體元件的一布局結構形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交并形成一第一夾角與一第二夾角，并且該第一夾角與該第二夾角不為O度。
18.根據權利要求17所述的存儲器儲存裝置，其特征在于，其中該半導體元件為晶體管或二極管。
19.根據權利要求17所述的存儲器儲存裝置，其特征在于，其中該半導體元件為一晶體管，該晶體管的一第一輸出端電性連接至該晶體管的一第二輸出端，并且該晶體管的一控制端的布局結構形成該折線。
20.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括一金屬片段，該金屬片段形成一折線，該折線在該焊墊層上的投影與該電感的兩切線相交并形成一第一夾角與一第二夾角，并且該第一夾角與該第二夾角不為O度。
21.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括多個金屬片段，并且該多個金屬片段成“L”形排列。
22.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括一第一金屬端、第二金屬端與一介電層，該介電層是配置在該第一金屬端與該第二金屬端之間，該第一金屬端至該第二金屬端的一延伸線在該焊墊層上的投影與該電感在該介電層上的一切線實質地平行或該延伸線與該切線形成小于10度的夾角。
23.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括多個晶體管，每一該多個晶體管包括一第一輸出端與一第二輸出端，該些第一輸出端與該些第二輸出端彼此電性連接，并且該些晶體管為一陣列排列。
24.根據權利要求23所述的存儲器儲存裝置，其特征在于，其中該些第一輸出端與該些第二輸出端是通過一導線彼此電性連接，并且該導線的一材料為非硅化物。
25.根據權利要求15所述的存儲器儲存裝置，其特征在于，其中該濾波器電容包括一第一晶體管與一第二晶體管，該第一晶體管的一第一輸出端與該第二晶體管的一第一輸出端共享，該第一晶體管的該第一輸出端至該第一晶體管的一第二輸出端的一延伸線在該焊墊層上的投影與該電感的一切線相交并形成一夾角，并且該夾角介于40度與140度之間。
26.根據權利要求14所述的存儲器儲存裝置，其特征在于，其中該焊墊層的一材料為招。
27.一種存儲器儲存裝置，其特征在于，包括: 一連接器，用以電性連接至一主機系統； 一可復寫式非易失性存儲器模塊，包括多個物理抹除單元；以及 一存儲器控制器，電性連接至該連接器與該可復寫式非易失性存儲器模塊， 其中，該連接器包括一電感與一電容，該電感設置于一晶兀中的一第一層上，該電容設置于該晶兀的一第二層上，該第一層不同于該第二層，并且從垂直于該第一層的一方向觀之，該電感與該電容至少部分地重迭。
【文檔編號】H01L23/64GK104283554SQ201310284871
【公開日】2015年1月14日 申請日期:2013年7月8日 優先權日:2013年7月8日
【發明者】陳維詠, 林沿安 申請人:群聯電子股份有限公司