電荷補償半導體器件的制作方法

電荷補償半導體器件的制作方法
【專利摘要】本發明涉及電荷補償半導體器件。提供了一種半導體器件。半導體器件包括半導體主體和設置在半導體主體上的源極金屬化部。在截面中，半導體主體包括：第一導電類型的漂移區、鄰接漂移區的第二導電類型的第一主體區、第二導電類型的第一補償區和第一電荷陷阱，其中第一補償區鄰接第一主體區，具有比第一主體區更低的最大摻雜濃度并且與漂移區形成第一pn結。第一電荷陷阱鄰接第一補償區并且包括場板和絕緣區，該絕緣區鄰接漂移區并部分包圍場板。源極金屬化部設置為與第一主體區電阻電連接。進一步，提供了一種用于制作半導體器件的方法。
【專利說明】電荷補償半導體器件
【技術領域】
[0001]本發明的實施例涉及具有電荷補償結構的半導體器件和相關的用于制作半導體 器件的方法，尤其涉及具有電荷補償結構的功率半導體晶體管。
【背景技術】
[0002]半導體晶體管，尤其是諸如金屬氧化物半導體場效應晶體管(MOSFET)或絕緣柵雙 極型晶體管(IGBT)的場效應控制開關器件已經被用于各種應用中，這些應用包括但不限于 在電源和功率變換器、電動汽車、空調和甚至立體聲系統中用作開關。尤其就能夠開關大電 流和/或在高電壓下操作的功率設備而言，經常期望低導通狀態電阻Rm和高擊穿電壓Ubd。
[0003]為此目的，開發了電荷補償半導體器件。補償原理是基于在MOSFET的漂移區中的 n摻雜區和p摻雜區中的電荷的相互補償。
[0004]通常，對于垂直電荷補償型M0SFET，由p型區和n型區形成的電荷補償結構被設置 為位于具有源極區、主體區和柵極區的實際MOSFET結構的下方，并且也位于相關的MOS溝 道的下方，該MOS溝道以這樣的方式在半導體器件的半導體體積中被設置成相互鄰接或者 相互交錯，使得它們的電荷在關斷狀態下相互耗盡，并在激活狀態或導通狀態下產生從表 面附近的源極到設置在背面上的漏極的不中斷的低阻抗傳導路徑。
[0005]借助p型摻雜和n型摻雜的補償，在補償組件的情況下，能夠顯著增加載流區的摻 雜，盡管載流面積損失，但這導致導通狀態電阻Rm的顯著減少。這種半導體功率器件的導 通狀態電阻Ron的減少是與熱損耗的減少相關的，使得這種具有電荷補償結構的半導體功 率器件與常規的半導體功率器件相比仍然是“涼快”的。
[0006]同時，半導體器件的開關損耗變得更加重要。依賴于器件的操作，輸出電荷Qtfis和 電能Etfis分別主要確定開關損耗，其中輸出電荷Qoss和電能Etfis分別存儲于在關斷狀態中和 在反向偏置期間形成的空間電荷區內。具有電荷補償結構的半導體器件的儲存電荷Qffis可 能是比較高的。這可能導致顯著的開關損耗Em。除了使能反向阻斷，輸出電荷Qtfis (在具 體的阻斷電壓下)必須被完全地移除，這導致開關延遲。
[0007]此外，為了實現低導通狀態電阻Rm和高阻斷電壓兩者，期望的是很好地平衡電荷 補償結構的P型區和n型區的摻雜。這通常對制造提出高要求，并且可能限制器件的縮減。 例如，為形成電荷補償結構可使用這幾個工藝:外延生長和掩蔽注入，后面是熱驅入。在熱 驅入期間，被注入的結構也在橫向方向上生長。這限制了電荷補償結構的P型區和n型區 之間的間距。
[0008]因此，需要減少具有電荷補償結構的半導體器件的開關損耗和開關延遲并且改進 這些器件的制造。

【發明內容】

[0009]根據半導體器件的實施例，半導體器件包括半導體主體和設置在半導體主體上的 源極金屬化部。在截面中，半導體主體包括:第一導電類型的漂移區、鄰接漂移區的第二導電類型的第一主體區、第二導電類型的第一補償區和第一電荷陷阱，其中第一補償區鄰接 第一主體區，具有比第一主體區更低的最大摻雜濃度并且與漂移區形成第一 pn結。第一電 荷陷阱鄰接第一補償區并且包括場板和絕緣區，該絕緣區鄰接漂移區并部分地包圍場板。 源極金屬化部設置為與第一主體區電阻電連接。
[0010]根據半導體器件的實施例，半導體器件包括半導體主體和源極金屬化部。半導體 主體具有第一表面并且包括第一導電類型的漂移區、第二導電類型的多個補償區和多個電 荷陷阱，其中每個補償區與漂移區形成pn結并且鄰接第二導電類型的具有比鄰接的補償 區更高的最大摻雜濃度的相應主體區，每個電荷陷阱包括場板和部分地包圍場板的絕緣 區。多個電荷陷阱的每個場板鄰接多個補償區中的至少一個。源極金屬化部設置在第一表 面上并且與每個補償區電阻電連接。
[0011]根據用于制作半導體器件的方法的實施例，該方法包括:提供具有帶有法線方向 的主表面并且包含延伸到主表面的第一導電類型的半導體層的半導體主體；在半導體主體 中形成多個電荷陷阱結構，每個電荷陷阱結構包括在基本上垂直于主表面的水平截面中被 絕緣區部分地包圍的場板；形成第二導電類型的多個補償區以便每個補償區在半導體主體 中形成相應的pn結并且每個補償區在該截面中鄰接至少一個電荷陷阱結構；和形成與多 個補償區的每個都電阻電連接的源極金屬化部。
[0012]本領域技術人員通過閱讀下面詳細的描述和通過查看附圖將認識到額外的特征 和優點。
【專利附圖】

【附圖說明】
[0013]圖中的組件不必按比例繪制，而是重點放在圖示本發明的原理。而且，在圖中，同 樣的附圖標記指定對應的部分。在圖中:
圖1圖示根據實施例的通過半導體器件的半導體主體的垂直截面；
圖2圖示根據實施例的圖1中圖示的通過半導體器件的垂直截面的一部分；
圖3圖示根據實施例的通過半導體器件的半導體主體的垂直截面；
圖4圖示根據實施例的通過半導體器件的半導體主體的垂直截面和半導體器件的電 場分布；
圖5圖示根據實施例的通過半導體器件的半導體主體的垂直截面；
圖6圖示根據實施例的與圖5中圖示的類似半導體器件的半導體主體上的示意平面視 圖；并且
圖7-9圖示根據實施例的在方法的方法步驟期間通過半導體主體的垂直截面。
[0014]【具體實施方式】在下面的詳細描述中，參考形成該詳細描述一部分的附圖，并且在 附圖中以圖示的方式示出可以實施本發明的具體實施例。在這一點上，方向術語諸如“頂”、 “底”、“前”、“后”、“頭”、“尾”等是參照被描述的附圖定向使用的。因為實施例的組件能以多 種不同的定向放置，因此方向術語用于說明目的而絕無進行限制。要理解的是，在不偏離本 發明范圍的情況下，可以利用其他的實施例并且可以進行結構或邏輯上的改變。因此，下面 的詳細描述不要以限制的意義進行理解，并且本發明的范圍由附加的權利要求限定。
[0015]現在將詳細參考各個實施例，它們中的一個或多個例子在附圖中說明。每個例子 通過解釋的方式提供，并且不意味著作為發明的限制。例如，作為一個實施例的部分說明或描述的特征可以用在其他實施例中或者與其他實施例結合使用以產生其他實施例。旨在本 發明包括這些修改和變化。這些例子使用特定的語言進行描述，該語言不應解釋為限制所 附權利要求的范圍。附圖并不是按比例繪制并且僅用于說明的目的。為清晰起見，如無另 外說明，相同的元件或者制造步驟在不同的圖中已指定相同的參考符號。
[0016]在本說明書中所用的術語“水平”旨在描述基本上平行于半導體基底或主體的第 一或主水平表面的定向。這例如可以是晶片或管芯的表面。
[0017]在本說明書中所用的術語“垂直”旨在描述基本上設置成垂直于第一表面即平行 于半導體基底或主體的第一表面的法線方向的定向。
[0018]在本說明書中，半導體基底或半導體主體的第二表面被認為由下表面或背面表面 形成，而第一表面被認為由半導體基底的上表面、前表面或主表面形成。因此，在本說明書 中所用的術語“以上”和“以下”描述一個結構特征相對于另一個結構特征在考慮這個方向 時的相對位置。
[0019]在本說明書中，n摻雜被稱為第一導電類型，而p摻雜被稱為第二導電類型。可替 代地，半導體器件能以相反摻雜關系形成從而第一導電類型可以是P摻雜而第二導電類型 可以是n摻雜。此外，一些附圖通過在摻雜類型旁邊指示或“ + ”來圖示相對摻雜濃度。 例如，“n_”表示低于“n”摻雜區的摻雜濃度的摻雜濃度而“n+”摻雜區具有比“n”摻雜區更 大的摻雜濃度。然而，除非另有說明，指示相對摻雜濃度并不表示相同相對摻雜濃度的摻雜 區必然具有相同的絕對摻雜濃度。例如，兩個不同的n+摻雜區可能具有不同的絕對摻雜濃 度。對于例如n+摻雜區和P+摻雜區同樣也適用。
[0020]在本說明書中描述的具體的實施例關于但不限于半導體器件，尤其場效應半導體 晶體管及其制造方法。在本說明書中，術語“半導體器件”和“半導體組件”被同義地使用。半 導體器件通常是在第一導電類型的漂移區和第二導電類型的主體區之間具有形成體二極 管的Pn結的M0SFET，例如，具有源極金屬化部、絕緣柵電極和漏極金屬化部的垂直M0SFET， 其中該源極金屬化部和絕緣柵電極被設置在第一表面上，該漏極金屬化部連接漏極區并設 置在與第一表面相對的第二表面上。
[0021]在本說明書中所用的術語“換向”旨在描述半導體器件的電流從pn負載結(例如 MOSFET的主體區和漂移區之間的pn結)正向偏置的正向方向或傳導方向到pn負載結反向 偏置的相對方向或反向的切換。操作具有反向偏置pn負載結的半導體器件在下面也稱為 在阻斷模式下操作半導體器件。同樣地，操作具有正向偏置Pn負載結的半導體器件在下面 也稱為在正向模式下操作半導體器件。在本說明書中所用的術語“硬換向”旨在描述以至 少大約101(lV/s的速度換向，更通常以至少大約2*101(lV/s的速度換向。
[0022]通常，半導體器件是具有帶有用于傳送或控制負載電流的多個MOSFET單元的有 源區的功率半導體器件。而且，功率半導體器件通常具有外圍區，該外圍區具有當從上方觀 察時至少部分地包圍有源區的至少一個邊緣終止結構。
[0023]在本說明書中所用的術語“功率半導體器件”旨在描述具有高電壓和/或高電流 開關能力的在單一芯片上的半導體器件。換句話說，功率半導體器件旨在用于通常在安培 范圍內的高電流。在本說明書中，術語“功率半導體器件”和“功率半導體組件”被同義地 使用。
[0024]在本說明書中所用的術語“場效應”旨在描述第一導電類型的導電溝道的電場介導的形成和/或在第二導電類型的半導體區(通常第二導電類型的主體區)的溝道的導電性 和/或形狀的控制。由于場效應，在第一導電類型的源極區或射極區與第一導電類型的漂 移區之間形成和/或控制通過溝道區的單極電流路徑。漂移區可分別與漏極區或集電區相 接觸。漏極區或集電區與漏極或集電極低電阻電接觸。源極區或射極區與源極或射極低電 阻電接觸。
[0025]在本說明書的背景下，術語“電阻電接觸”或“電阻電連接”旨在描述至少當沒有 電壓施加到半導體器件和/或橫跨半導體器件施加時，在半導體器件相應的元件或部分之 間存在電阻的電流路徑。同樣地，術語“低電阻電接觸”和“低電阻電連接”旨在描述至少 當沒有電壓施加到半導體器件和/或橫跨半導體器件施加時，在半導體器件相應的元件或 部分之間存在低電阻的電流路徑。在本說明書中，術語“低電阻電接觸”，“電耦合”和“低電 阻電連接”被同義地使用。在一些實施例中，在閾值電壓以上，例如由于耗盡了形成電流路 徑的至少一部分的半導體區，在半導體器件相應的元件或部分之間的低電阻電流路徑的電 阻率變高，其中低電阻電流路徑的電阻率在低電壓(例如小于一或幾伏特的吸極電壓)施加 到半導體器件和/或橫跨半導體器件施加時為低。
[0026]在本說明書的背景下，術語“M0S”(金屬氧化物半導體)應理解為包括更一般的術 語“MIS” (金屬絕緣體半導體)。例如，術語MOSFET (金屬氧化物半導體場效應晶體管)應 理解為包括具有非氧化物的柵極絕緣體的FET，例如，術語MOSFET分別用于IGFET (絕緣柵 場效應晶體管)和MIFET (金屬絕緣體半導體場效應晶體管)的更一般術語含義中。
[0027]在本說明書的背景下，術語“柵電極”旨在描述位于緊靠主體區并與主體區絕緣并 且被配置用于形成和/或控制通過主體區的溝道區的電極。
[0028]在本說明書的背景下，術語“場板”旨在描述如下電極:該電極設置于緊靠半導體 區(通常漂移區)，與半導體區部分地絕緣，并且配置為通過充電至適當的電壓(通常對于n 型半導體區而言關于周圍半導體區的負電壓)來擴大半導體區內的耗盡區。
[0029]通常，場板包括形成電極的導電區，設置于半導體主體中并且通過絕緣區與半導 體主體僅部分地絕緣。通常，在垂直截面中，場板在三側通過絕緣區與半導體主體絕緣，以 便由部分絕緣的場板形成的結構配置成在阻斷模式期間捕獲電荷(對于鄰接絕緣區的n型 半導體區通常為負電荷)，使得半導體區的一部分被捕獲的電荷所耗盡。由場板和鄰接的絕 緣區形成的結構在下文中也被稱為電荷陷阱。導電區域通常由具有足夠高導電性的材料 制成以便在器件操作期間導電區形成等電位區。例如，導電區可由具有金屬或近金屬導電 性的材料(諸如金屬，例如鎢、高摻雜合金硅、硅化物或類似物)制成。導電區還可由摻雜單 晶半導體區(通常為第二導電類型的單晶半導體區)制成。此外，場板可包括在其中可形成 電子溝道的弱摻雜單晶半導體區。通常，導電區與MOSFET的源極金屬化部電阻電連接。絕 緣區可由任何合適的絕緣材料(諸如氧化硅，例如熱氧化硅、氮化硅、氧氮化硅或類似物)制 成。
[0030]在本說明書的背景下，術語“自充電電荷陷阱”旨在描述配置為在半導體器件的阻 斷模式期間和/或在換向半導體器件期間產生并捕獲電荷的電荷陷阱。術語“自充電電荷 陷阱”應包含具有場板的電荷陷阱，該場板包括電荷產生中心用于在換向半導體器件期間 和/或在半導體器件的阻斷模式期間產生電子-空穴對。進一步，術語“自充電電荷陷阱” 應包含浮置場板，浮置場板至少在與周圍半導體材料接觸的開放區中具有在場板中和/或在周圍半導體材料中的適中或高n摻雜的場截止部分。在換向半導體器件期間和/或在 半導體器件的阻斷模式期間，電子可在場截止部分中被釋放并且在自充電電荷陷阱中被捕 獲。場截止部分的摻雜濃度選擇為使得在換向期間和/或在阻斷模式期間形成的電場在場 截止部分中或緊靠場截止部分被截止。
[0031]在本說明書的背景下，術語“臺面”或“臺面區”旨在描述在垂直截面中延伸進入 半導體基底或主體的兩個臨近溝槽之間的半導體區域。
[0032]在下面，主要參照硅(Si)半導體器件來解釋關于半導體器件和用于形成半導體器 件的制造方法的實施例。因此，單晶半導體區或層通常是單晶Si區或Si層。然而，應當理 解的是，半導體主體可由任何適合于制造半導體器件的半導體材料制成。這些材料的示例 包括但不限于:單質半導體材料(諸如硅(Si)或鍺(Ge))、第IV族化合半導體材料(諸如碳 化娃(SiC)或鍺化娃(SiGe))、雙元、三元或四元II1-V族的半導體材料(諸如氮化鎵(GaN)、 砷化鎵(GaAs )、磷化鎵(GaP )、磷化銦(InP )、磷化銦鎵(InGaPa )、氮化鋁鎵(AlGaN)、氮化銦 鋁(AlInN)、氮化銦鎵(InGaN)、鋁鎵銦氮化物(AlGaInN)或砷化銦鎵磷化物(InGaAsP))和 雙元或三元I1-VI族半導體材料(諸如碲化鎘(CdTe)和碲鎘汞(HgCdTe))等等。上面提 到的半導體材料也被稱為同質結半導體材料。當組合兩種不同的半導體材料時，形成了異 質結半導體材料。異質結半導體材料的示例包括但不限于:氮化鋁鎵(AlGaN)-鋁鎵銦氮 化物(AlGalnN)、氮化銦鎵(InGaN)-鋁鎵銦氮化物(AlGalnN)、氮化銦鎵(InGaN)-氮化鎵 (GaN)、氮化鋁鎵(AlGaN)-氮化鎵(GaN)、氮化銦鎵(InGaN)-氮化鋁鎵(AlGaN)、硅-碳化 硅(Six(Vx)和硅-鍺化硅異質結半導體材料。目前主要S1、SiC、GaAs和GaN材料用于功 率半導體應用。如果半導體主體包括分別具有高擊穿電壓和高臨界雪崩場強的高帶隙材料 (諸如SiC或GaN)，則相應半導體區的摻雜可選擇得更高，這減少導通狀態電阻Ron，導通狀 態電阻Ron在下文中也稱為導通電阻Ron。
[0033]參照圖1，解釋了半導體器件100的第一個實施例。圖1圖示為通過半導體器件 100的半導體主體40的垂直截面。半導體主體40在第一表面101和與第一表面相對設置 的第二表面102之間延伸,第一表面的法線方向定義垂直方向en。垂直截面在下文中還分 別稱為第一截面或截面。通常形成源極金屬化部的第一金屬化部(圖1未示出)通常設置在 第一表面101上。通常形成漏極金屬化部的第二金屬化部11設置在第二表面102上。此 外，通常形成柵極金屬化部的第三金屬化部(圖1也未示出)通常也被設置在第一表面101 上并且與第一金屬化部和半導體主體40絕緣。因此，半導體器件100可操作為三端器件。
[0034]半導體主體40通常包括一塊單晶材料4和形成于其上的至少一個外延層I。由于 在沉積一個或多個外延層期間可以調整摻雜濃度，因此使用外延層I在調節(tailor)材料 的本底摻雜中提供更多的自由度。
[0035]在圖1中圖示的示范性實施例中，半導體主體40包括延伸到第一表面101的n型 第一半導體層I和設置在第一半導體層I以下并鄰接第一半導體層I的n+型半導體層4， n+型半導體層4延伸到第二表面102并且通常形成漏極接觸層或漏極接觸區。
[0036]根據實施例，第一半導體層I包括多個p型主體區5和具有p型補償區6的pn補 償結構，每個P型補償區6鄰接相應的主體區5。在垂直截面中，p型補償區6垂直地設置 于第一半導體層I的剩余n型部分Ia之間，剩余n型部分Ia形成漂移區的上部，剩余n型 部分Ia在下文中也稱為漂移區的第一部分la。p型補償區6和剩余n型部分Ia形成了相應的pn結。p型主體區5的最大摻雜濃度通常高于p型補償區6的最大摻雜濃度。
[0037]在示范性實施例中，p型補償區6形成為垂直定向的柱狀物。可替代地，p型補償 區6形成為基本垂直定向的條型平行六面體。
[0038]補償區6與源極金屬化部低電阻電連接。這關于圖2來解釋，圖2圖示了圖1中 圖示的第一半導體層I和通常形成在第一表面101上的結構的放大部分。圖2的圖示部分 通常分別對應于第一半導體層I的多個單元中的一個和半導體器件100的上部。
[0039]在示范性實施例中，P+型主體接觸區5c和n+型源極區15形成于主體區5中。此 外，P+型接觸區6c在主體接觸區5c和補償區6之間延伸。為清楚起見，主體接觸區5c、源 極區15和接觸區6c在圖1以及以下圖中沒有示出。
[0040]電介質區13設置在第一表面101上。電介質區13的一部分13a設置在第一表面 101和柵電極12之間，柵電極12以水平方向沿主體區5從漂移區Ia至少延伸到源極區15， 以便沿形成柵極電介質區的部分13a可以由主體區5中的場效應形成反型溝道，該反型溝 道在此還稱為MOS溝道。因此，半導體器件100可操作為M0SFET。
[0041]電介質區13的剩余部分在源極金屬化部10及柵電極12和第一表面101之間分 別形成層間電介質。
[0042]在示范性實施例中，源極金屬化部10經由淺溝槽接觸部與源極區15和主體接觸 區5c (以及因此p型補償區6)電接觸，淺溝槽接觸部穿過層間電介質15到半導體主體40 中形成。在其他實施例中，源極金屬化部10在第一表面101與源極區15和主體接觸區5c 電接觸。
[0043]根據實施例，漂移區的第一部分Ia和p型補償區6的摻雜濃度選擇為使得在關斷 狀態下它們的電荷能夠相互耗盡并且在導通狀態下從源極金屬化部10到漏極金屬化部11 形成不中斷的低電阻傳導路徑。
[0044]根據另一個實施例，柵電極12和柵極電介質13a可形成于從第一表面101延伸到 半導體主體40中的溝槽中。在這個實施例中，主體區5和源極區15與溝槽的上部鄰接，而 漂移區Ia與溝槽的下部鄰接。在這個實施例中，漂移區Ia可不延伸到位于有源區中的第 一表面101。
[0045]在圖1中圖示的示范性實施例中，在每個p型補償區6以下設置相應的鄰接場板 7。通過相應的絕緣區8，每個場板7與漂移區的下部Ib部分地絕緣，漂移區的下部Ib在下 文中也稱為漂移區的第二部分lb。
[0046]場板7可設置于相對于對應的補償區6基本上居中。在其他實施例中，場板7相 對于對應的鄰接補償區6在水平方向上偏離。
[0047]場板7可由導電區(例如具有金屬或近金屬導電性的材料諸如金屬、p型摻雜多晶 硅、硅化物或類似物)形成。因此，每個場板7通過鄰接的p型補償區6與源極金屬化部10 電阻電連接。這意味著在半導體器件100的阻斷模式期間只要補償區6沒有耗盡，則從源 極金屬化部到場板7存在相應的低電阻電流路徑。當半導體器件100從正向模式換向到阻 斷模式時，只要漂移區的上部Ia和補償區6沒有完全耗盡，場板7基本上保持在源極電位 Vs，其中在正向模式中對于圖示的n溝道M0SFET，比施加到漏極金屬化部11的源極電壓Vs 低的漏極電壓Vd施加到漏極金屬化部11，在阻斷模式中，漏-源電壓Vds=Vd-Vs大于0并且 沒有形成橫跨主體區5的溝道區。在換向到阻斷模式期間，漏-源電壓Vds隨著源極電壓Vs低于漏極電壓Vd而升高。這導致用由于絕緣區8的形狀而不能到達漏極金屬化部11的電 子對場板7負充電。因此，被相應的絕緣區8部分包圍的場板7形成電荷陷阱，在示范性實 施例中為電子陷阱。如果漏-源電壓Vds在阻斷模式中變得大于例如30V的閾值電壓，則因 為低電阻電流路徑被基本上不再包含自由電荷載流子尤其自由的多數電荷載流子(在示范 性實施例中為電子)的完全耗盡的補償區6中斷，包括捕獲電荷的場板7是浮置的。因為場 板7已經充電至閾值電壓以下，所以在低阻斷電壓(VDS>0)下已經從電荷陷阱7，8到漂移區 的下部Ib中形成空間電荷區。取決于電壓等級，閾值電壓可在額定擊穿電壓Vbk的大約3% 到大約25%之間變動。例如，對于額定擊穿電壓為600V的半導體器件，閾值電壓可為大約 IOV到大約20V。因此，可達到電能Eqss的最小值。因此，可改進硬換向期間的器件性能。此 外，電荷陷阱7、8通常相對于電荷補償進行自調整。因此，在漂移區的下部Ib中避免了由 于針對pn電荷補償結構可能發生的制造變化所致的電荷補償偏差。這意味著由p型補償 區6形成的pn補償結構和鄰接的漂移區上部Ia在給定的額定擊穿電壓Vbk下能分別地以更 高的電荷補償誤差和更大的工藝窗口制造，在示范性實施例中鄰接的漂移區上部Ia形成n 型補償區la。按一般規律，上補償結構的電荷補償誤差在給定的額定擊穿電壓Vbk下可增 加到大約DyDs倍，例如1.2或1.5倍，其中電介質層和Ds分別是pn補償結構6、Ia和由電 荷陷阱7、8和漂移區下部Ib的插入部分構成的鄰接電荷補償結構的總垂直延伸和pn補償 結構6、Ia的垂直延伸。這允許減少p型補償區6的間距并且因此減少在放大工藝窗口的 導通狀態電阻Rm。因此，可實現更好的器件性能價格比。
[0048]當半導體器件切換回正向模式時，被捕獲的電子向源極金屬化部10流動，在源極 金屬化部處它們最終被放電。因此，確保低導通狀態電阻Rm。
[0049]上部的最大摻雜濃度通常低于基本上設置在p型補償區6以下的下部Ib的最大 摻雜濃度。
[0050]在示范性實施例中，不僅場板7而且絕緣區8分別鄰接相應的p型補償區6和形 成在相應的P型補償區6和漂移區Ia之間的pn結。因此，在阻斷模式期間，在電荷陷阱7、 8中能夠安全地捕獲電荷。
[0051]通常，電荷陷阱7、8形成于垂直溝槽78中。絕緣區8可由設置在垂直溝槽78的 底壁和側壁上的電介質層形成。每個場板7鄰接至少一個p型補償區6并且通常至少填充 相應的垂直溝槽78的下部。在示范性實施例中，每個垂直溝槽78的最上部被鄰接p型補 償區6的最下部填充。
[0052]此外，用于在電場中產生電子-空穴對的電荷產生中心(諸如晶格缺陷或雜質)可 形成于場板7中，例如處在和/或靠近場板7和p型半導體區6與相應的n+型接觸區之間 形成的結。例如，場板7可由具有位于漂移區la、lb的半導體材料的導帶中的費密能量的 導電材料構成。例如，場板7可由金屬比如鎢或硅化物(在電場中具有高電荷產生率)構成。
[0053]可替代地，場板7可由具有晶格缺陷的導電半導體材料(諸如高摻雜的多晶硅或 非晶硅)構成。晶格缺陷還可通過注入形成。此外，通過將AiuCu或Pt注入到場板7的半 導體材料中而形成和/或在場板7和相應的絕緣區8之間的界面處形成的深陷阱可用作電 荷產生中心。更進一步，場板7可包括一個或多個空腔。半導體和空腔之間的界面也可形 成電子-空穴對的產生中心。
[0054]在垂直截面中，場板7和電荷陷阱7、8通常分別具有與最大水平延伸相比更大的垂直延伸。在垂直截面中，絕緣區8可以為基本上U形或基本上V形。
[0055]圖1中圖示的半導體器件100是示范性垂直半導體器件。用于接觸柵電極12的 柵極金屬化部可設置在第一表面101上。在其他實施例中，柵極金屬化部設置在第二表面 102上并且通過導電通孔與緊靠第一表面101設置的柵電極12接觸。
[0056]此外，關于垂直半導體器件100解釋的自調整電荷陷阱7、8和下面關于圖3-6解 釋的垂直半導體器件也可用于橫向補償MOSFET中，橫向補償MOSFET的源極金屬化部10、漏 極金屬化部11和柵極金屬化部設置在一個表面上。在這些實施例中，電荷陷阱7、8也被設 置在相應的鄰接第一補償區(在n溝道MOSFET情況下為p型)和漏極金屬化部11之間的漂 移區中。在這些實施例中，電荷陷阱7、8通常還基本上根據阻斷模式期間的電場線進行定 向。
[0057]例如，除了漏極金屬化部11，圖1中圖示的結構還可與通過橫向補償MOSFET 100 的半導體主體40的基本水平截面對應。在這個實施例中，漏極金屬化部11以及源極和柵 極金屬化部通常設置在與圖1的截面基本平行的第三表面上。這通常還適用于下面解釋的 圖3-5。此外，在相應的截面中，對于垂直補償MOSFET和橫向補償MOSFET兩者，主體區5和 鄰接P型補償區6之間的最大距離通常比主體區5和鄰接該鄰接p型補償區6的電荷陷阱
7、8之間的最大距離小。
[0058]圖3圖示了通過半導體器件200的半導體主體40的垂直截面。半導體器件200與 上面關于圖1和2所解釋的半導體器件100類似。然而，在垂直截面中，每個電荷陷阱7、8 包括鄰接相應的P型補償區6的第一部分和從第一部分分隔開的第二部分。在示范性實施 例中，該第一部分包括場板的第一部分7a，該第一部分7a在垂直截面中通過基本上U形的 絕緣區8a與鄰接p型補償區6絕緣。第二部分包括場板的第二部分7b，該場板的第二部分 7b在垂直截面中通過基本上U形的絕緣區Sb部分地絕緣于漂移區la、lb的鄰接第二部分 lb。絕緣區8a、8b在垂直截面中還可為基本上V形。與上面關于圖1解釋的類似，第二部 分通常形成于垂直溝槽78”中。U型絕緣區8a、8b成對上下設置，并且使得在垂直截面中第 一部分7a在頂面和在側壁被絕緣以及第二部分7b在頂面和在側壁被絕緣。因此，第一部 分形成了電子陷阱而第二部分形成了空穴陷阱。換句話說，電荷陷阱7a、7b、8a、8b形成了 組合的電子-空穴電荷陷阱。因此，因為當半導體器件200換向到正向模式時，在阻斷模式 下捕獲的電荷可相互消除，所以可改進半導體器件200的開關性能。在正向模式中和在阻 斷模式期間的低反向電壓下，場板的第一部分7a和場板的第二部分7b 二者均可與源極金 屬化部電阻電連接。例如，在另一個垂直截面中，半導體器件200可基本上如上面關于圖1 解釋的那樣形成。因此，場板的第一部分7a和場板的第二部分7b可形成連續區域。
[0059]在其他實施例中，場板的第一部分7a和場板的第二部分7b不連接。在這些實施 例中，場板的第二部分7b可不與源極金屬化部電阻電連接。部分絕緣的第二部分7b仍可 形成電荷陷阱，即在示范性實施例中的電子電荷陷阱。在反向電壓超過閾值電壓使得空間 電荷區延伸到第二部分Ib的情況下，電子-空穴對在第二部分Ib的電荷產生中心產生并 且在電場中被分離，其中該閾值電壓例如是額定阻斷電壓的十分之一、五分之一或四分之 一或者在之間的任何值。在電荷陷阱的第二部分Ib中積累的電子在漂移區的下部Ib中形 成空間電荷區的固定電荷的反電荷。因此，在漂移區的下部Ib提供了自充電的電子陷阱。 因此，避免任何電荷補償失配。[0060]圖4示出了通過半導體器件300的半導體主體40的垂直截面和在半導體器件300 的阻斷模式期間的電場分布。半導體器件300與上面關于圖1和2所解釋的半導體器件100 類似。然而，在漂移區I和漂移區4之間額外設置了第二半導體層2和第三半導體層3，第 一和第二半導體層二者均為第一導電類型，在示范性實施例中為n型。此外，第三半導體層 3包括兩個設置在電荷陷阱7、8以下的垂直溝槽789中的浮置電荷陷阱7c、8c、9。為清楚 起見，在圖4中圖示了僅I個電荷陷阱7、8和僅兩個浮置電荷陷阱7c、8c、9。
[0061]第二半導體層2可具有與第一漂移區I相同的最大摻雜濃度。設置于漂移區I以 下的第二半導體層的體積在大約為標稱反向關斷電壓Utjff的反向電壓下可操作為場截止部 件，標稱反向關斷電壓Utjff低于額定擊穿電壓Ubd。因此，第二半導體層2每水平面積通常具 有的摻雜電荷Q大約為QjUf/Ubd，例如大約為所用半導體材料的每面積擊穿電荷Q。的三 分之二。例如，依賴于摻雜濃度，對于硅來說，每面積擊穿電荷Q。為大約每平方厘米2*1012 個元電荷到大約每平方厘米3*1012個元電荷。
[0062]根據實施例，第三半導體層3包括浮置電荷陷阱7c、8c、9，浮置電荷陷阱7c、8c、9 配置為:當第二半導體層2在阻斷模式期間被穿通時即當p型補償區6和電荷陷阱7c、8c 之間形成的空間電荷區延伸通過第二半導體層2時，耗盡第三半導體層3。因此，避免了在 標稱反向關斷電壓Uoff和額定擊穿電壓之間的電壓下的半導體器件300的雪崩擊穿。
[0063]浮置電荷陷阱7c、8c、9類似于電荷陷阱7、8形成。然而，p型浮置半導體區9設 置在相應的浮置場板7c以上并且和相應的浮置場板7c接觸，浮置場板7c包括電荷產生中 心。因此，浮置場板7c不與第三半導體層3直接接觸，而是經由相應的在第三半導體層3和 P型浮置半導體區9之間形成的pn結電接觸。在其他實施例中，p型浮置半導體區9相對 于浮置場板7輕微地位移。當半導體器件300再次切換到正向電流方向時，這促進被充電 的浮置場板7的完全放電。可替代地，通過在浮置場板7c上設置間斷的p型浮置半導體區 9可以促進被充電的浮置場板7的完全放電。例如，在另一個通過半導體器件300的垂直截 面中可能不存在P型浮置半導體區9。由于p型浮置半導體區9，在阻斷模式和高反向電壓 期間第三半導體層3中的電場相比于不具有p型浮置半導體區9的半導體器件增大了。
[0064]在反向電壓超過標稱反向關斷電壓Uoff的情況下，電子-空穴對在浮置場板7c的 電荷產生中心產生，并且在電場中被分離。當空穴在電場中分別朝源極金屬化部和第一表 面101移動時，由于絕緣區Sc，產生的電子仍然被捕獲在浮置場板7。當浮置場板7c充分 充電并且基本上無電場時，停止產生電子-空穴對。被捕獲的電荷為第三半導體層3的耗 盡區的固定電荷提供反電荷。絕緣區8c也可在頂部部分地絕緣浮置場板7。
[0065]在圖4中圖示的示范性實施例中，被相應的絕緣區8c部分地絕緣的浮置場板7c 形成自充電電子陷阱7c、Sc。在第三半導體層3為p型的其他實施例中，部分地絕緣的浮置 場板7c提供自充電空穴陷阱7c、8c。
[0066]當半導體器件300再次切換到正向電流方向時，被充電的浮置場板7c和場板7再 次放電以保持低導通電阻Rm。
[0067]此外，圖4圖示了阻斷模式期間沿垂直線s的半導體器件300的電場分布，垂直線 s部分通過半導體器件300的p型補償區6延伸。當等于或小于標稱反向關斷電壓Uoff的 反向電壓U (U < Uoff)施加于漏極金屬化部和源極金屬化部之間時,反向電壓U基本上分 別橫跨漂移區I和P型補償區6與第二半導體層2下降，如電場分布E1所示。[0068]在半導體器件300的阻斷模式期間并且如果第二半導體層2被穿通，浮置場板7c 充電，即對于n型第三半導體層3來說負充電。因此，第三半導體層3在場板7c之間水平耗盡，并且因此避免了在標稱反向關斷電壓Utjff和額定擊穿電壓Ubd之間的電壓下的半導體器件300的雪崩擊穿。由于使用了浮置場板7c，第三半導體層3的摻雜濃度可比較高，例如基本上與漂移區I的摻雜濃度匹配。因此，半導體器件300的導通狀態電阻Rm通常保持為低。而且，浮置場板7僅在標稱反向關斷電壓Utjff以上的異常高電壓下充電。因此，半導體器件300的正常操作期間的開關損耗保持為低。因為高于標稱反向關斷電壓Utjff的反向電壓很罕見，所以半導體器件300的總開關損耗通常低于常規的具有相同導通狀態電阻1--的補償M0SFET。換句話說，改進了開關損耗和正向電流損耗之間的平衡。MOSFET在典型應用中主要暴露于顯著低于額定阻斷電壓的反向電壓。通常，MOSFET用于在標稱操作期間具有指定電路電壓的電路中，該標稱操作導致標稱反向電壓U。為額定阻斷電壓的僅大約30%到大約70%，例如對于650伏的額定阻斷電壓，標稱反向電壓大約到400伏。
[0069]圖5圖示了通過半導體器件400的半導體主體40的垂直截面。半導體器件400 與上面關于圖1和2所解釋的半導體器件100類似。然而，n型漂移區包括三個n型部分: 鄰接P型補償區6的上部la、包括至少電荷陷阱7、8主要部分的下部Ib和鄰接漏極區4的最下部lc。漂移區的下部Ib通常具有比漂移區的上部Ia和最下部Ic更高的最大摻雜 濃度。而且，在圖5中，設置在垂直溝槽78’中的電荷陷阱7、8的場板7與相應的p型補償區 6不鄰接。然而，設置在垂直溝槽78’中的電荷陷阱7、8的場板7也可例如在另一個垂直截面中與源極金屬化部電阻電連接。設置在垂直溝槽78’中的電荷陷阱7、8的場板7在下文中還稱為第三電荷陷阱7、8。
[0070]根據實施例，在水平截面中，即在基本上垂直于垂直截面的第二截面中，p型補償區6和所有電荷陷阱7、8的形狀為基本上平行的條狀，它們相對于彼此傾斜了例如如圖6 圖示的大約90°，圖6示出了通過與圖5中圖示的半導體器件400類似的半導體器件500的水平截面。因此，半導體器件400、500的每個場板7可鄰接多個p型補償區6。在其他實施例中，在水平截面中并且從上方看時，P型補償區6和電荷陷阱7、8的形狀分別為圓形、橢圓形、多邊形或基本上環形。
[0071]在其他實施例中，設置在垂直溝槽78’中的電荷陷阱7、8的場板7不與源極金屬化部電阻電連接，并且場板7包括電荷產生中心。因此，與上面關于圖3解釋的類似，第三電荷陷阱形成自充電電荷陷阱。
[0072]通常，當在第一表面101的法線方向en上看時，多個補償區6形成第一晶格，并且當在法線方向en上看時，多個電荷陷阱7、8形成第二晶格。
[0073]第一晶格和第二晶格可相對于彼此傾斜。這促進對器件參數的微調以獲得低電能 Eres和低導通電阻Rm兩者。更通常，為獲得最低的電能Etfis和最低的導通電阻Rm，如圖4、 5中圖示的那樣，第二晶格的晶格常數或間距Pf小于第一晶格的晶格常數或間距ps。為了這個目的，漂移區的第一部分Ia和p型補償區6之間的最大水平壓降Us與場板7和漂移區的第二部分Ib之間的最大水平電壓降Uf在阻斷模式下應基本上相等。給定圖5中包括電荷陷阱7、8的層Ib的大約150V的示范性阻斷電壓，電荷補償結構la、6必須經受600V的額定阻斷電壓的大約75%。按一般規律，在這些假定下，總導通電阻Rml為:
【權利要求】
1.一種半導體器件，包括:半導體主體，在第一截面中包括:第一導電類型的漂移區；鄰接所述漂移區的 第二導電類型的第一主體區；第二導電類型的第一補償區，所述第一補償區鄰接所述第一主體區，具有比所述第一主體區更低的最大摻雜濃度并且與所述漂移區形成第一 Pn結；和第一電荷陷阱，鄰接所述第一補償區并且包括場板和絕緣區，所述絕緣區鄰接所述漂移區并部分包圍所述場板；以及源極金屬化部，設置在半導體主體上并且與所述第一主體區電阻電連接。
2.根據權利要求1所述的半導體器件，在所述第一截面中進一步包括:第二導電類型的第二主體區，第二主體區與所述第一主體區分隔開并且與所述第一主體區電阻電連接；第二導電類型的第二補償區，第二補償區鄰接所述第二主體區，具有比所述第二主體區更低的最大摻雜濃度，與所述漂移區形成第二 Pn結，并且與所述源極金屬化部電阻電連接；和第二電荷陷阱，鄰接所述第二補償區并且包括場板和鄰接所述漂移區并部分地包圍所述場板的絕緣區。
3.根據權利要求2所述的半導體器件，其中所述第一電荷陷阱鄰接所述第二補償區。
4.根據權利要求2所述的半導體器件，其中半導體主體包括具有定義垂直方向的法線方向的第一表面，其中所述源極金屬化部設置在所述第一表面上，并且其中所述截面為垂直截面，半導體器件進一步包括與源極金屬化部相對設置并與所述漂移區電阻電連接的漏極金屬化部，其中所述場板具有到所述第一表面的最小距離，并且其中所述空間電荷區在所述漂移區中在所述第一補償區和第二補償區之間延伸，并且當高于閾值電壓的反向電壓施加到源極金屬化部和漏極金屬化部之間時，所述空間電荷區垂直延伸到所述最小距離的下方，并且其中所述閾值電壓不大于半導體器件的額定阻斷電壓的大約四分之一。
5.根據權利要求1所述的半導體器件，其中在第一截面中所述場板包括鄰接所述第一補償區的第一部分和與所述第一部分隔開的第二部分。
6.根據權利要求1所述的半導體器件，其中所述場板與源極金屬化部電阻電連接。
7.根據權利要求1所述的半導體器件，其中所述場板包括至少一個電荷產生中心。
8.根據權利要求1所述的半導體器件，其中所述場板包括下列中的至少一個:空腔、多晶半導體材料、非晶半導體材料、包括晶格缺陷的半導體材料、具有形成深陷阱的雜質的半導體材料、P型摻雜娃、娃化物和金屬。
9.根據權利要求1所述的半導體器件，其中所述絕緣區鄰接所述第一Pn結。
10.根據權利要求1所述的半導體器件，其中在第一截面中所述絕緣區為基本上U形或V形。
11.根據權利要求1所述的半導體器件，其中在第一截面中所述絕緣區包括:第一部分，第一部分設置于所述場板和所述第一補償區之間并且至少在所述場板的頂側鄰接所述場板；和第二部分，第二部分與所述第一部分分隔開并且至少鄰接所述場板的底側，所述底側與頂側相對設置。
12.根據權利要求11所述的半導體器件，其中第一部分和第二部分中的至少一個為基本上U形或V形。
13.根據權利要求1所述的半導體器件，其中所述漂移區包括第一導電類型的第一部分和第一導電類型的第二部分，其中第一部分具有第一最大摻雜濃度并且鄰接所述第一主體區，第二部分鄰接所述漂移區的所述第一部分和所述第一電荷陷阱并且包括高于所述第一摻雜濃度的第二摻雜濃度。
14.根據權利要求1所述的半導體器件，其中所述半導體主體包括具有定義垂直方向的法線方向的第一表面，其中所述源極金屬化部設置在所述第一表面上，并且其中在第一截面中所述第一電荷陷阱基本上設置在所述第一補償區的下方。
15.根據權利要求2所述的半導體器件，進一步包括第三電荷陷阱，第三電荷陷阱在第一截面中設置在所述第一電荷陷阱和第二電荷陷阱之間，并且包括場板和鄰接所述漂移區并部分地包圍場板的絕緣區。
16.根據權利要求15所述的半導體器件，其中在基本上垂直于第一截面的第二截面中，所述第一補償區和第二補償區的形狀為基本上平行的條狀，并且其中在第二截面中第一、第二和第三電荷陷阱的場板的形狀為基本上相互平行并且相對于所述第一補償區和所述第二補償區傾斜的條狀。
17.根據權利要求1所述的半導體器件，進一步包括:第一導電類型的漏極區，包括高于漂移區的最大摻雜濃度的最大摻雜濃度；和第一導電類型的第三半導體層，設置于所述漂移區和所述漏極區之間并且包括浮置場板和浮置電荷陷阱中的至少一個。
18.根據權利要求1所述的半導體器件，其中在所述第一截面中，所述第一補償區形成為基本上以第一截面的法線方向定向的柱狀物和基本上以法線方向定向的條型平行六面體中的一種。
19.一種半導體器件，包括:半導體主體，具有第一表面并且包括第一導電類型的漂移區、第二導電類型的多個補償區和多個電荷陷阱，其中每個所述補償區與所述漂移區形成pn結并且鄰接第二導電類型的相應的主體區，所述相應的主體區具有比鄰接的補償區更高的最大摻雜濃度，每個所述電荷陷阱包括場板和部分包圍所述場板的絕緣區，其中多`個電荷陷阱中的每個鄰接多個補償區中的至少一個；和源極金屬化部，設置在所述第一表面上并且與每個補償區電阻電連接。
20.根據權利要求19所述的半導體器件，其中當在第一表面的法線方向上看時所述多個補償區形成第一晶格，并且其中當在法線方向上看時所述多個電荷陷阱形成第二晶格。
21.根據權利要求20所述的半導體器件，其中所述第二晶格的晶格常數小于第一晶格的晶格常數。
22.根據權利要求20所述的半導體器件，其中所述第二晶格相對于所述第一晶格傾斜。
23.一種制作半導體器件的方法，包括:提供具有帶有法線方向的主表面并且包括延伸到所述主表面的第一導電類型的半導體層的半導體主體；在半導體主體中形成多個電荷陷阱結構，每個電荷陷阱結構包括在基本上垂直于主表面的截面中被絕緣區部分地包圍的場板；形成第二導電類型的多個補償區，以便每個補償區在半導體主體中形成相應的pn結并且每個補償區在所述截面中鄰接至少一個所述電荷陷阱結構；和形成與多個補償區的每個都電阻電連接的源極金屬化部。
24.根據權利要求23所述的方法，其中形成所述電荷陷阱結構包括下列步驟的至少一個:從主表面刻蝕溝槽到半導體主體中；從半導體主體的基本上垂直于主表面的表面刻蝕溝槽到半導體主體中；使所述溝槽的側壁和底壁絕緣；用導電區至少部分地填充每個所述溝槽；和在至少一個所述導電區形成電荷產生中心。
25.根據權利要求23所述的方法，其中形成多個補償區包括下列步驟的至少一個: 使用外延沉積，在半導體層上形成第一導電類型的至少一個外延層；在至少一個外延層中掩模注入第二導電類型的摻雜劑；刻蝕附加溝槽到半導體主體和至少一個外延層中的至少一個中；用第二導電類型的半導體材料填充所`述附加溝槽。
【文檔編號】H01L29/40GK103531614SQ201310280646
【公開日】2014年1月22日 申請日期:2013年7月5日 優先權日:2012年7月5日
【發明者】F.希爾勒, H.維伯 申請人:英飛凌科技奧地利有限公司