制造場效應晶體管的方法和設備的制作方法

制造場效應晶體管的方法和設備的制作方法
【專利摘要】本發明涉及制造場效應晶體管的方法和設備。描述了一種用于制造雙外延鰭片FET的方法。該方法包括向鰭片陣列添加第一外延材料。該方法也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。該方法中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。該方法也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。也描述了設備和計算機程序產品。
【專利說明】制造場效應晶體管的方法和設備
【技術領域】
[0001]本發明的示例性實施例通常涉及場效應晶體管(FET)，更具體地，涉及雙外延FET。
【背景技術】
[0002]該部分旨在提供背景或上下文。此處的描述可以包括可能被追求但不必是先前已經想到或追求到的概念。因此，除非此處另外指明，本部分中描述的內容并不是本申請的說明書和權利要求書的現有技術并且并不由于包含在本部分中而被承認為現有技術。
[0003]半導體和集成電路芯片由于其不斷降低的成本和減小的尺寸在很多產品中已經變得普遍。在微電子工業以及其它涉及微觀結構(例如微機器、磁阻磁頭)的構造的工業中，一直期望減小結構特征和微電子器件的尺寸和/或為給定的芯片尺寸提供更大量的電路。通常，小型化允許在更低功率水平和更低成本下有增強的性能(每時鐘周期更多的處理以及產生更少的熱量)。當前的技術處于或接近諸如邏輯門、FET和電容器的某些微器件的原子級尺度。具有數億這種器件的電路芯片并非不常見。進一步的尺寸減小似乎接近跡線和微器件的物理極限，所述跡線和微器件嵌于它們的半導體襯底上并位于所述襯底內。

【發明內容】

[0004]在一個示例性方面中，一種方法包括向鰭片陣列添加第一外延材料。該方法也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。該方法中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。該方法也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0005]在另一示例性實施例中，一種設備包括處理器和存儲程序指令的存儲器。所述存儲器和程序指令配置成與處理器一起使得所述設備執行動作。所述動作包括向鰭片陣列添加第一外延材料。所述動作也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。所述動作中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。所述動作也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0006]在另一示例性實施例中，一種計算機程序產品包括包含在有形計算機可讀介質上的程序指令，所述程序指令的執行導致操作。所述操作包括向鰭片陣列添加第一外延材料。所述操作也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。所述操作中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。所述操作也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0007]在另一個示例性方面中，一種設備包括用于向鰭片陣列添加第一外延材料的裝置。該設備也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分的裝置以及用于從鰭片陣列的未被覆蓋的部分除去第一外延材料的裝置。所述設備中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料的裝置。該設備也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分的裝置，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻的裝置。
【專利附圖】

【附圖說明】
[0008]當結合附圖閱讀時，示例性實施例的前述和其它方面在下文的詳細描述中變得更加顯而易見，在附圖中:
[0009]統稱為圖1的圖1A和IB示出了根據一個示例性實施例制造的鰭片FET的俯視圖(圖1A)和截面圖(圖1B)。
[0010]統稱為圖2的圖2A和2B示出了根據一個示例性實施例在制造階段期間所述鰭片FET的俯視圖(圖2A)和截面圖(圖2B)。
[0011]統稱為圖3的圖3A和3B示出了根據一個示例性實施例在另一個制造階段期間所述鰭片FET的俯視圖(圖3A)和截面圖(圖3B)。
[0012]統稱為圖4的圖4A和4B示出了根據一個示例性實施例在又一個制造階段期間所述鰭片FET的俯視圖(圖4A)和截面圖(圖4B)。
[0013]統稱為圖5的圖5A和5B示出了根據一個示例性實施例在另一個制造階段期間所述鰭片FET的俯視圖(圖5A)和截面圖(圖5B)。
[0014]統稱為圖6的圖6A和6B示出了根據一個示例性實施例在又一個制造階段期間所述鰭片FET的俯視圖(圖6A)和截面圖(圖6B)。
[0015]統稱為圖7的圖7A和7B示出了根據一個示例性實施例在另一個制造階段期間所述鰭片FET的俯視圖(圖7A)和截面圖(圖7B)。
[0016]統稱為圖8的圖8A和SB示出了根據一個示例性實施例在又一個制造階段期間所述鰭片FET的俯視圖(圖8A)和截面圖(圖8B)。
[0017]統稱為圖9的圖9A和9B示出了根據一個示例性實施例在另一個制造階段期間所述鰭片FET的俯視圖(圖9A)和截面圖(圖9B)。
[0018]圖10示出了適用于實踐各個示例性實施例的示例性電子裝置的簡化框圖。
[0019]圖11是示出了根據各個示例性實施例的示例性方法的操作以及包含在計算機可讀存儲器中的計算機程序指令的執行結果的邏輯流程圖。
[0020]統稱為圖12的圖12A和12B示出了根據一個示例性實施例在一個備選制造階段期間所述鰭片FET的俯視圖(圖3A)和截面圖(圖3B)。
【具體實施方式】
[0021]可能在說明書和/或附圖中發現的下面的縮寫如下定義:
[0022]B-SiGe摻硼的硅鍺
[0023]CMOS互補金屬氧化物半導體
[0024]epi外延的/外延
[0025]FET場效應晶體管
[0026]HCl氯化氫
[0027]MOS金屬氧化物半導體[0028]NFET η 型 FET
[0029]PFET ρ 型 FET
[0030]SIT 側壁圖像轉移
[0031]SOI絕緣體上硅
[0032]場效應晶體管(FET)是具有源極、柵極和漏極的晶體管。FET的行為取決于多數載流子沿行經柵極的源極和漏極之間的溝道的流動。流過位于源極和漏極之間的溝道的電流可以由柵極下方的橫向電場控制。
[0033]正如本領域技術人員所知的，當柵極端子相對于源極處于低的或負電勢時，P型FET (PFET)導通從而允許電流從源極流向漏極。當柵極電勢相對于源極為正或者與源極處于相同的電勢時，P型FET關斷并且不導通電流。另一方面，當柵極端子相對于源極處于高的或正電勢時，N型FET (NFET)導通從而允許電流從源極流向漏極。當柵極電勢相對于源極為負或者與源極處于相同的電勢時，N型FET關斷并且不導通電流。注意，在這些情況中的每一種情況下，(例如，在柵極端子處)都存在用于觸發FET的工作的閾值電壓。
[0034]可以使用不止一個柵(多柵)來更有效地控制溝道。柵極的長度決定了 FET的開關有多快，并且可以與溝道的長度(例如，源極和漏極之間的距離)大致相同。多柵FET被認為是減小互補金屬氧化物半導體(CMOS) FET技術的尺寸的有希望的候選者。然而，這樣小的尺度需要對諸如短溝道效應、穿通、金屬氧化物(MOS)漏電流和存在于多柵FET中的寄生電阻的性能問題進行更好地控制。
[0035]已經通過使用一個或多個鰭片形溝道成功地減小了 FET的尺寸。采用這種溝道的FET可以稱為鰭片FET。以前，除了布置在溝道頂上的FET柵極之外，CMOS器件沿著半導體襯底的表面基本上是平坦的。 鰭片通過使用垂直溝道結構來使暴露于柵的溝道的表面積最大化，打破了這種范例。柵極更強地控制了溝道，這是因為柵極在溝道的不止一側(表面)上延伸。例如，柵極可以圍繞三維溝道的三個表面，而不是僅布置在傳統平面溝道的頂表面上。
[0036]影響閾值電壓(例如，增加閾值電壓，在不同的柵極長度上促進更加恒定的閾值電壓)的一種技術是在(一個或多個)柵極邊緣之下采用局部注入的摻雜劑。這稱為“暈環(halo)”注入。作為非限制性實例，暈環注入可以包括砷、磷、硼和/或銦。
[0037]絕緣體上硅(SOI)晶片已經用來開發改進質量的單晶硅，所述單晶硅因此在形成在體硅“處理”襯底上的絕緣體上的有源層中提供。在其它半導體材料及其合金的類似結構中可以開發類似的屬性。有源層的半導體材料的改進的質量允許晶體管和其它器件縮放到極小的尺寸同時具有電學屬性的良好一致性。
[0038]—個示例性實施例是能夠為鰭片FET實現雙外延的最后切割(cut-very-last)處理流。如果將獨立的外延控制用于NFET和PFET，在源極/漏極(S/D)區域中的鰭片的外延合并非常有挑戰性。此外，在SRAM中獨立的外延控制可能需要減輕器件之間任何有害的外延短路。對比而言，該新的處理流程是能夠實現雙外延的單掩模方案，并且解決了可能在各器件之間發生的任何外延短路。
[0039]在最后切割的處理流中，虛設鰭片保留直到器件制造結束并且在器件制造的最后階段中(在源極/漏極形成之后)被切割。然而，在常規的鰭片FET工藝中，鰭片由側壁圖像轉移(SIT)界定，并且在SIT之后立即切割(除去)不想要的虛設鰭片。在鰭片切割之后然后形成諸如柵極、隔離物、源極/漏極的器件制造。
[0040]圖1A和IB示出了根據一個示例性實施例制造的鰭片FET的非限制性實例。在圖1A的俯視圖中，NFET110被示為具有P摻雜Sill5。PFET120具有BSiGel25。柵極102層疊在鰭片FET110、120頂上。
[0041]圖1B (截面圖)中示出鰭片FET110、120位于襯底140上。每個鰭片FET包括帽層128。鰭片FET110、120規則地間隔開，其中PFET120與其相鄰鰭片FET (或者是另一個PFET120或者是NFET110)之間的距離135是鰭片節距130 (或者NFET110的相鄰鰭片之間的距離)的兩倍。
[0042]圖2A和2B示出了根據一個示例性實施例在一個制造階段期間的鰭片FET110、120。在該階段，鰭片104 (將變成鰭片FET110、120)的陣列位于襯底140上。柵極反應離子蝕刻(RIE)可用于確保鰭片104的陣列沒有有害碎屑。注意，對于鰭片104的規則陣列，鰭片104均勻間隔開使得相鄰鰭片之間的距離(或鰭片節距)130對于所有鰭片104都是相同的。
[0043]圖3A和3B示出了根據一個示例性實施例在另一個制造階段期間的鰭片FET110、120。在該階段，添加第一外延材料(BSiGel25)以合并所有鰭片104。
[0044]圖4A和4B示出了根據一個示例性實施例在又一個制造階段期間的鰭片FETl 10、120。此處，在鰭片104和BSiGel25上層疊薄的氮化物沉積物410。這可以使用原位(in-situ)分子輔助沉積(iRAD)進行。
[0045]圖5A和5B示出了根據一個示例性實施例在另一個制造階段期間的鰭片FET110、120。在該階段，通過除去覆蓋這些區域的氮化物沉積物410暴露NFET110區域。
[0046]圖6A和6B示出了根據一個示例性實施例在又一個制造階段期間的鰭片FETl 10、120。在該階段期間，從暴露的NFET110區域除去BSiGel25。作為一個非限制實例，BSiGel25可以使用HCl蝕刻除去。
[0047]圖7A和7B示出了根據一個示例性實施例在另一個制造階段期間的鰭片FET110、120。此時，添加第二外延材料(P摻雜的S1-115)以合并NFET110鰭片104。注意可以在外延平臺上以單個步驟進行圖6和7所示的階段。
[0048]圖8A和SB示出了根據一個示例性實施例在又一個制造階段期間的鰭片FETl 10、120。通過添加掩蔽材料810限定有源區，掩蔽材料810將保護一些鰭片而該掩模不保護不想要的虛設鰭片。
[0049]圖9示出了根據一個示例性實施例在另一個制造階段期間的鰭片FET110、120。在該階段，使用掩蔽材料810 (圖8A和8B中示出)以及氮化物沉積物410作為掩蔽材料進行定向蝕刻(切割)。這樣除去非有源的BSiGel25、P摻雜的Sill5以及一些未被掩蔽的鰭片104。該蝕刻也除去掩蔽材料810和未被掩蔽的氮化物沉積物410。該切割也可以(或者可以不)除去襯底140的一部分。
[0050]注意，在另一示例性實施例中，鰭片FET110、120可以構造成使得PFET120的位置和NFET110的位置切換。相應地，外延材料(例如BSiGel25和P摻雜的Sill5)也可以切換，掩蔽材料(掩蔽材料810和氮化物沉積物410)也有伴隨的變化。
[0051]外延材料(BSiGel25和P摻雜的Sill5)可以是適合本地技術環境的任何類型的外延材料，并且可以使用任何適當的技術實施。類似地，掩蔽材料(掩蔽材料810和氮化物沉積物410)可以是適合本地技術環境的任何類型的掩蔽材料，并且可以使用任何適當的技術實施。
[0052]圖12A和12B示出了根據一個示例性實施例在一個備選制造階段期間的鰭片FET110U20。該階段將代替圖3A和3B所示的階段，在該階段，向鰭片104添加第一外延材料(BSiGel25)。盡管外延生長足以在鰭片上進行，但該外延材料并不物理上合并鰭片。
[0053]在另一實施例中，可以添加附加的隔離物材料以覆蓋和隔離在切割之后保留的柵極下方的“虛設”溝道。這些溝道未摻雜并且從寄生的角度不可見。
[0054]通過在最后執行切割，這實現了所有鰭片上的一致的柵極輪廓(profile)和延伸。相應地，改善了電壓閾值(Vt)對寬度的依賴性。
[0055]示例性的最后切割工藝解決了器件之間的不希望的外延短路以及柵極線端(line-end)的纏繞，尤其是SRAM。該最后切割方法使用虛設/犧牲鰭片。這些虛設鰭片布置在每一個N到P的過渡處(N-FET和P-FET之間的邊界)。因此，在SRAM中上拉(PU)、向下傳遞(pass-down)和傳輸門(pass-gate)器件之間的間隔是2X鰭片節距。
[0056]對于NFET延伸區/P摻雜的Si，P摻雜的Sill5可以略厚；然而，橫向HCl蝕刻提供最小端部-器件影響。此外，用于S/D的總的隔離物增加可能是原因。
[0057]參考圖10，圖10示出了適用于實踐示例性實施例的各種電子裝置和設備的簡化框圖。例如，計算機1010可用于根據示例性實施例控制光刻工藝。
[0058]計算機1010包括諸如計算機或數據處理器(DP)的控制器1014以及存儲計算機指令程序(PROG) 1018的體現為存儲器(MEM)的計算機可讀存儲介質1016。
[0059]假設PR0G1018包括這樣的程序指令，該程序指令在由相關聯DP1014執行時，使得該設備根據示例性實施例工作，這將在下文中更詳細地描述。
[0060]S卩，各個示例性實施例可以至少部分通過可由計算機1010的DP1014執行的計算機軟件、通過硬件或者通過軟件和硬件的組合(以及固件)實施。
[0061]計算機1010也可以包括專用處理器，例如光刻控制器1015。
[0062]計算機可讀MEM1016可以是適于本地技術環境的任何類型并且可以使用任何適當的數據存儲技術實現，所述數據存儲技術例如是基于半導體的存儲裝置、閃存、磁性存儲裝置和系統、光學存儲裝置和系統、固定存儲器以及可拆卸存儲器。DP1014可以是適于本地技術環境的任何類型，并且可以包括作為非限制性實例的通用計算機、專用計算機、微處理器、數字信號處理器(DSP)和基于多核處理器架構的處理器中的一種或多種。
[0063]本文中所描述的并且尤其是關于示例性方法所描述的示例性實施例，可以結合可由機器讀取的程序存儲裝置(例如，至少一個存儲器)來實施，所述機器有形地體現可由用于執行操作的機器執行的指令程序(例如，程序或計算機程序)。所述操作包括利用所述示例性實施例的步驟或者所述方法的步驟。
[0064]基于前面的描述，應當顯而易見的是各個示例性實施例提供了制造雙外延鰭片FET的方法、設備和(一個或多個)計算機程序。
[0065]圖11是示出了根據示例性實施例的方法的操作以及計算機程序指令(例如RP0G1018)的執行結果的邏輯流程圖。根據這些示例性實施例，方法在框1110執行將第一外延材料添加到鰭片陣列的步驟。該方法在框1120執行使用第一掩蔽材料覆蓋所述鰭片陣列的至少第一部分的步驟。該方法在框1130執行從鰭片陣列的未被覆蓋的部分除去第一外延材料的步驟。在框1140，該方法執行在鰭片陣列的未被覆蓋的部分中向鰭片添加第二外延材料的步驟。該方法在框1150執行使用第二掩蔽材料覆蓋所述鰭片陣列的第二部分的步驟。該方法在框1160執行使用第一掩蔽材料和第二掩模進行定向蝕刻的步驟。
[0066]圖11中所示的各個框可以視為方法步驟、和/或視為計算機程序代碼的操作導致的操作、和/或視為構造成執行相關的(一個或多個)功能的多個耦合的邏輯電路元件。
[0067]示例性實施例提供了用于制造雙外延鰭片FET的方法。該方法包括向鰭片陣列添加第一外延材料。該方法也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。該方法中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。該方法也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0068]在上述方法的另一個示例性實施例中，該方法也包括執行反應離子蝕刻。
[0069]在上述方法中任一種方法的另一不例性實施例中，第一外延材料是SiGe、原位B摻雜的(ISBD) SiGe和/或者銦摻雜的SiGe。
[0070]在上述方法中任一種方法的又一示例性實施例中，第二外延材料是P摻雜的Si或未摻雜的硅。如果使用未摻雜的硅，則可以在切割之后例如使用砷對其進行摻雜。
[0071 ] 在上述方法中任一種方法的另一不例性實施例中，第一掩蔽材料是氮化物沉積物、氧化物薄膜、氮氧化物(oxy-nitride)膜或含碳氮化硅膜。
[0072]在上述方法中任一種方法的又一示例性實施例中，第二掩蔽材料是抗蝕劑膜、有機平面化層、含抗反射涂層和抗蝕劑的硅層、和/或者多層的疊層。
[0073]在上述方法中任一種方法的另一不例性實施例中，該方法也包括響應于使用第一掩蔽材料覆蓋合并的鰭片陣列的至少第一部分，從合并的鰭片陣列的第二部分除去第一掩蔽材料。
[0074]在上述方法中任一種方法的又一示例性實施例中，除去第一外延材料包括使用HCl蝕刻除去第一外延。
[0075]在上述方法中任一種方法的另一示例性實施例中，在外延平臺上在單個步驟中執行除去第一外延材料和添加第二外延材料。
[0076]在上述方法中任一種方法的又一示例性實施例中，執行定向蝕刻除去鰭片陣列中的至少一個鰭片。
[0077]另一個示例性實施例提供了用于制造雙外延鰭片FET的設備。該設備包括處理器和存儲程序指令的存儲器。所述存儲器和程序指令配置成與處理器一起使得所述設備執行動作。所述動作包括向鰭片陣列添加第一外延材料。所述動作也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。所述動作中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。所述動作也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0078]在上述設備的另一個示例性實施例中,所述動作也包括執行反應離子蝕刻。
[0079]在上述設備中任一種設備的另一不例性實施例中，第一外延材料是SiGe、原位B摻雜的(ISBD) SiGe和/或者銦摻雜的SiGe。
[0080]在上述設備中任一種設備的又一示例性實施例中，第二外延材料是P摻雜的Si或未摻雜的硅。如果使用未摻雜的硅，則可以在切割之后例如使用砷對其進行摻雜。
[0081]在上述設備中任一種設備的另一示例性實施例中，第一掩蔽材料是氮化物沉積物、氧化物薄膜、氮氧化物膜或含碳氮化硅膜。
[0082]在上述設備中任一種設備的又一示例性實施例中，第二掩蔽材料是抗蝕劑膜、有機平面化層、含抗反射涂層和抗蝕劑的硅層、和/或者多層的疊層。
[0083]在上述設備中任一種設備的另一示例性實施例中，所述動作也包括響應于使用第一掩蔽材料覆蓋合并的鰭片陣列的至少第一部分，從合并的鰭片陣列的第二部分除去第一掩蔽材料。
[0084]在上述設備中任一種設備的又一示例性實施例中，除去第一外延材料包括使用HCl蝕刻除去第一外延。
[0085]在上述設備中任一種設備的另一示例性實施例中，在外延平臺上在單個步驟中執行除去第一外延材料和添加第二外延材料。
[0086]在上述設備中任一種設備的又一示例性實施例中，執行定向蝕刻除去鰭片陣列中的至少一個鰭片。
[0087]在上述設備中任一種設備的另一示例性實施例中，該設備包含在特定用途集成電路中。
[0088]在上述設備中任一種設備的又一示例性實施例中，該設備包含在集成電路中。
[0089]另一示例性實施例提供了用于制造雙外延鰭片FET的計算機程序產品。該計算機程序產品包括包含在有形計算機可讀介質上的程序指令，所述程序指令的執行導致操作。所述操作包括向鰭片陣列添加第一外延材料。所述操作也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分以及從鰭片陣列的未被覆蓋的部分除去第一外延材料。所述操作中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料。所述操作也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻。
[0090]在上述計算機程序產品的另一個示例性實施例中，所述操作也包括執行反應離子蝕刻。
[0091]在上述計算機程序產品中的任何一種的另一示例性實施例中，第一外延材料是SiGe、原位B摻雜的(ISBD)SiGe和/或者銦摻雜的SiGe。
[0092]在上述計算機程序產品中的任何一種的又一示例性實施例中，第二外延材料是P摻雜的Si或未摻雜的硅。如果使用未摻雜的硅，則可以在切割之后例如使用砷對其進行摻雜。
[0093]在上述計算機程序產品中的任何一種的另一示例性實施例中，第一掩蔽材料是氮化物沉積物、氧化物薄膜、氮氧化物膜或含碳氮化硅膜。
[0094]在上述計算機程序產品中的任何一種的又一示例性實施例中，第二掩蔽材料是抗蝕劑膜、有機平面化層、包含抗反射涂層和抗蝕劑的硅層、和/或者多層的層疊。
[0095]在上述計算機程序產品中的任何一種的另一示例性實施例中，所述操作也包括響應于使用第一掩蔽材料覆蓋合并的鰭片陣列的至少第一部分，從合并的鰭片陣列的第二部分除去第一掩蔽材料。
[0096]在上述計算機程序產品中的任何一種的又一示例性實施例中，除去第一外延材料包括使用HCl蝕刻除去第一外延。[0097]在上述計算機程序產品中的任何一種的另一示例性實施例中，在外延平臺上在單個步驟中執行除去第一外延材料和添加第二外延材料。
[0098]在上述計算機程序產品中的任何一種的又一示例性實施例中，執行定向蝕刻除去鰭片陣列中的至少一個鰭片。
[0099]在上述計算機程序產品中的任何一種的另一示例性實施例中，計算機可讀介質是非瞬時計算機可讀介質(例如，CD-ROM、RAM、閃存等)。
[0100]在上述計算機程序產品中的任何一種的又一示例性實施例中，計算機可讀介質是存儲介質。
[0101]另一個示例性實施例提供了用于制造雙外延鰭片FET的設備。該設備包括向鰭片陣列添加第一外延材料的裝置。該設備也包括使用第一掩蔽材料覆蓋鰭片陣列的至少第一部分的裝置以及用于從鰭片陣列的未被覆蓋的部分除去第一外延材料的裝置。所述設備中包括向鰭片陣列的未被覆蓋的部分中的鰭片添加第二外延材料的裝置。該設備也包括使用第二掩蔽材料覆蓋鰭片陣列的第二部分的裝置，以及使用第一掩蔽材料和第二掩蔽材料進行定向蝕刻的裝置。
[0102]在上述設備的另一個示例性實施例中，所述設備也包括執行反應離子蝕刻的裝置。
[0103]在上述設備中任一種設備的另一不例性實施例中，第一外延材料是SiGe、原位B摻雜的(ISBD) SiGe和/或者摻銦的SiGe。
[0104]在上述設備中任一種設備的又一示例性實施例中，第二外延材料是P摻雜的Si或未摻雜的硅。如果使用未摻雜的硅，則可以在切割之后例如使用砷對其進行摻雜。
[0105]在上述設備中任一種設備的另一不例性實施例中，第一掩蔽材料是氮化物沉積物、氧化物薄膜、氮氧化物膜或含碳氮化硅膜。
[0106]在上述設備中任一種設備的又一不例性實施例中，第二掩蔽材料是抗蝕劑膜、有機平面化層、包含抗反射涂層和抗蝕劑的硅層、和/或者多層的疊層。
[0107]在上述設備中任一種設備的另一示例性實施例中，該設備也包括響應于使用第一掩蔽材料覆蓋合并的鰭片陣列的至少第一部分、從合并的鰭片陣列的第二部分除去第一掩蔽材料的裝置。
[0108]在上述設備中任一種設備的又一示例性實施例中，用于除去第一外延材料的裝置包括使用HCl蝕刻除去第一外延的裝置。
[0109]在上述設備中任一種設備的另一示例性實施例中，其中用于除去第一外延材料的裝置和用于添加第二外延材料的裝置配置成在外延平臺上在單個步驟中操作。
[0110]在上述設備中任一種設備的又一示例性實施例中，執行定向蝕刻除去鰭片陣列中的至少一個鰭片。
[0111]術語“連接的”、“耦合的”或其變型的任何使用應當理解為表示所標識的元件之間的任何這種連接或耦合，直接的或間接的。作為非限制性實例，一個或更多個中間元件可以存在于“耦合的”元件之間。作為非限制性實例，根據所描述的示例性實施例所標識的元件之間的連接或耦合可以是物理的、電學的、磁性的、邏輯的或它們的任何適當組合。作為非限制性實例，所述連接或耦合可以包括一個或多個印刷電連接、布線、電纜、介質或其任何適當的組合。[0112]通常，各個示例性實施例可以在不同的介質(例如軟件、硬件、邏輯、專用電路或其任何組合)中實施。作為非限制性實例，一些方面可以以能夠在計算裝置上運行的軟件實施，而另一些方面可以以硬件實施。
[0113]前面的描述已經通過示例性的非限制實例提供了發明人當前想到的用于執行各種示例性實施例的最佳方法和設備的完整和資料豐富的描述。然而，當結合附圖和所附權利要求書閱讀時，考慮到前面的描述，各種修改和調整對于相關領域的技術人員而言可能是顯而易見的。但是，所有這種以及類似的修改仍將落入示例性實施例的教導的范圍內。
[0114]此外，可以有利地利用優選實施例的一些特征而不對應地使用其它特征。因此，前面的描述應當理解為僅僅是對原理的說明而非對其的限制。
【權利要求】
1.一種制造場效應晶體管的方法，包括: 向鰭片陣列添加第一外延材料； 使用第一掩蔽材料覆蓋所述鰭片陣列的至少第一部分； 從所述鰭片陣列的未被覆蓋的部分除去所述第一外延材料； 向所述鰭片陣列的所述未被覆蓋的部分中的鰭片添加第二外延材料； 使用第二掩蔽材料覆蓋所述鰭片陣列的第二部分；以及 使用所述第一掩蔽材料和所述第二掩蔽材料進行定向蝕刻。
2.根據權利要求1所述的方法，進一步包括執行反應離子蝕刻。
3.根據權利要求1所述的方法，其中所述第一外延材料是如下材料之一:SiGe、原位B摻雜的SiGe以及銦摻雜的SiGe。
4.根據權利要求1所述的方法，其中所述第二外延材料是P摻雜的Si或未摻雜的硅之一。
5.根據權利要求1所述的方法，其中所述第二外延材料是未摻雜的硅，并且所述方法進一步包括:響應于進行所述定向蝕刻，對所述未摻雜的硅進行摻雜。
6.根據權利要求1所述的方法，其中所述第一掩蔽材料是如下材料之一:氮化物沉積物、氧化物薄膜、氮氧化物膜和含碳氮化硅膜。
7.根據權利要求1所述的方法，其中所述第二掩蔽材料是如下材料之一:抗蝕劑膜、有機平面化層、包含抗反射涂層和抗蝕劑的硅層以及多層的疊層。
8.根據權利要求1所述的方法，進一步包括響應于使用所述第一掩蔽材料覆蓋所述鰭片陣列的至少所述第一部分，從所述鰭片陣列的第二部分除去所述第一掩蔽材料。
9.根據權利要求1所述的方法，其中除去所述第一外延材料包括使用HCl蝕刻除去所述第一外延。
10.根據權利要求1所述的方法，其中在外延平臺上在單個步驟中執行除去所述第一外延材料和添加所述第二外延材料。
11.一種制造場效應晶體管的設備，包括: 配置成向鰭片陣列添加第一外延材料的模塊； 配置成使用第一掩蔽材料覆蓋所述鰭片陣列的至少第一部分的模塊； 配置成從所述鰭片陣列的未被覆蓋的部分除去所述第一外延材料的模塊； 配置成向所述鰭片陣列的未被覆蓋的部分中的所述鰭片添加第二外延材料的模塊； 配置成使用第二掩蔽材料覆蓋所述鰭片陣列的第二部分的模塊；以及 配置成使用所述第一掩蔽材料和所述第二掩蔽材料進行定向蝕刻的模塊。
12.根據權利要求11的設備，其中所述設備進一步包括配置成執行反應離子蝕刻的模塊。
13.根據權利要求11所述的設備，其中所述第一外延材料是如下材料之一:SiGe、原位B摻雜的SiGe以及銦摻雜的SiGe。
14.根據權利要求11所述的設備，其中所述第二外延材料是P摻雜的Si或未摻雜的硅之一 O
15.根據權利要求11所述的設備，其中所述第一掩蔽材料是如下材料之一:氮化物沉積物、氧化物薄膜、氮氧化物膜和含碳氮化硅膜。
16.根據權利要求11所述的設備，其中所述第二掩蔽材料是如下材料之一:抗蝕劑膜、有機平面化層、包含抗反射涂層和抗蝕劑的硅層以及多層的疊層。
17.根據權利要求11所述的設備，其中所述設備進一步包括:配置成響應于使用所述第一掩蔽材料覆蓋所述鰭片陣列的至少所述第一部分，從所述鰭片陣列的第二部分除去所述第一掩蔽材料的模塊。
18.根據權利要求11所述的設備，其中配置成除去所述第一外延材料的模塊包括配置成使用HCl蝕刻除去所述第一外延的模塊。
19.根據權利要求11所述的設備，其中配置成除去所述第一外延材料的模塊以及配置成添加所述第二 外延材料的模塊被配置成在外延平臺上在單個步驟中執行。
【文檔編號】H01L21/336GK103456642SQ201310217162
【公開日】2013年12月18日 申請日期:2013年6月3日 優先權日:2012年6月4日
【發明者】V·S·巴斯克, 卜惠明, 程慷果, B·S·哈蘭, N·羅貝特, S·波諾斯, S·施密茨, T·E·斯坦德爾特, 山下典洪 申請人:國際商業機器公司