半導體器件和淺溝槽的制作方法
【專利摘要】本申請提供了一種半導體器件和淺溝槽制作方法。該半導體器件第一溝槽主體部的深度為第一淺溝槽隔離深度的50?95%，第一淺溝槽隔離的第一側壁和第二側壁與其軸線之間的夾角為a;第一溝槽底部的第一側壁延伸部遠離第一側壁的一端與第二側壁延伸部遠離第二側壁的一端相交，第一側壁延伸部和第二側壁延伸部與第一淺溝槽隔離的軸線之間的夾角為e，其中，0°<a<13<90°;第二溝槽主體部的深度為第一淺溝槽隔離的深度的50?95%，第二淺溝槽隔離的第三側壁和第四側壁與其的軸線之間的夾角為Y;第二溝槽底部的第三側壁延伸部和第四側壁延伸部與其軸線之間的夾角為0，其中，0°<、<e<90°。改善了第一淺溝槽隔離的電學性能。
【專利說明】半導體器件和淺溝槽的制作方法
【技術領域】
[0001] 本申請涉及半導體器件制造領域，具體而言，涉及一種半導體器件和淺溝槽的制 作方法。
【背景技術】
[0002] 半導體器件制造領域中，器件電路一般包括存儲單元陣列區以及邏輯電路區。存 儲單元陣列區內各單元之間通過淺溝槽隔離（STI)結構相互隔離；同時邏輯電路區中，各 半導體器件之間也需要通過STI絕緣隔離，防止漏電的產生。由于使用的環境不同，且存儲 單元陣列區的線寬尺寸較外圍電路的邏輯電路區更小，器件密集程度更高，因此存儲單元 陣列區中的淺溝槽隔離的寬度也較邏輯電路區上的小，深度更淺。
[0003] 現有的器件制造工藝中，器件電路的淺溝槽隔離存在兩種基本的制造方法。一種 是采用分區域制造的方法，也就是在分別制作存儲單元陣列區淺溝槽隔離和的邏輯電路區 的淺溝槽隔離，該方式存在以下問題：分區域形成淺溝槽隔離時，需要使用兩次掩膜，掩膜 圖形分別對應存儲單元陣列區以及邏輯電路區，因此制作掩膜的成本較高，且需要經過兩 次掩膜對準，所形成的淺溝槽隔離對準精度較低。
[0004] 中國專利申請200910194794. 9提出了"雙重深度的淺溝槽隔離制造方法"，圖1至 圖8示出了實施該方法各步驟后襯底的剖面結構示意圖，該方法包括以下各步驟：
[0005] 步驟S1'，提供半導體基底，該半導體基底包括襯底100'以及襯底表面的介質層 200'，且該半導體基底包括第一區域I '和第二區域II'，得到的半導體襯底的剖面結構如 圖1所示；
[0006] 步驟S2 '，在介質層200 '表面形成第一掩膜層30 Γ，并圖形化第一掩膜層30 Γ，得 到的半導體襯底的剖面結構如圖2所示；
[0007] 步驟S3'，以第一掩膜層30Γ為掩膜，刻蝕介質層200'和襯底100'，在第一區域 I'以及第二區域ΙΓ內形成第一溝槽40Γ，得到的半導體襯底的剖面結構如圖3所示；
[0008] 步驟S4'，去除第一掩膜層30Γ，在第一區域I '的表面形成第二掩膜層302'，得 到的半導體襯底的剖面結構如圖4所示；
[0009] 步驟S5'，在第二區域II'內的第一溝槽40Γ內繼續刻蝕襯底100'，形成第二溝槽 402'，得到的半導體襯底的剖面結構如圖5所示；
[0010] 步驟S6'，去除第二掩膜層302'，得到的半導體襯底的剖面結構如圖6所示。
[0011] 步驟S7'，在第一溝槽40Γ和第二溝槽402'內填充絕緣物質，并使用化學機械拋 光CMP將器件表面平坦化，得到的半導體襯底的剖面結構如圖7所示。
[0012] 步驟S8'，去除介質層200'，在各區域上形成淺溝槽隔離，并進行高溫退火穩固， 得到的半導體襯底的剖面結構如圖8所示。
[0013] 在上述方法中，仍然需要利用第二掩膜302'保護第一區域I '的第一溝槽40Γ， 避免其尺寸在對第二區域II '的第一溝槽40Γ進行進一步刻蝕過程中受到破壞，因此，該方 法仍然需要耗費較高的成本及復雜的工藝對存儲單元陣列區淺溝槽隔離和的邏輯電路區 的淺溝槽隔離進行分別處理，而且，在該處理過程中，難以控制同一區域內的淺溝槽的深度 的一致性。
【發明內容】
[0014] 本申請旨在提供一種半導體器件和淺溝槽的制作方法，使得同一區域內的淺溝槽 的深度較為一致。
[0015] 本申請提供的半導體器件，包括存儲單元區和邏輯電路區，存儲單元區具有第一 淺溝槽隔離，邏輯電路區具有第二淺溝槽隔離，第一淺溝槽隔離包括第一溝槽主體部和第 一溝槽底部，第一溝槽主體部包括相對設置的第一側壁和第二側壁，第一溝槽主體部的深 度為第一淺溝槽隔離深度的50?95%，第一側壁和第二側壁與第一淺溝槽隔離的軸線之間 的夾角為α ;第一溝槽底部包括與第一側壁相連的第一側壁延伸部和與第二側壁相連的 第二側壁延伸部，第一側壁延伸部遠離第一側壁的一端與第二側壁延伸部遠離第二側壁的 一端相交，第一側壁延伸部和第二側壁延伸部與第一淺溝槽隔離的軸線之間的夾角為β， 其中，0° < α < β <90° ;第二淺溝槽隔離包括：第二溝槽主體部和第二溝槽底部，第 二溝槽主體部包括相對設置的第三側壁和第四側壁，第二溝槽主體部的深度為第一淺溝槽 隔離的深度的50?95%，第三側壁和第四側壁與第二淺溝槽隔離的軸線之間的夾角為γ ; 第二溝槽底部包括連接壁、與第三側壁相連的第三側壁延伸部和與第四側壁相連的第四側 壁延伸部，第三側壁延伸部遠離第三側壁的一端與第四側壁延伸部遠離第四側壁的一端通 過連接壁連接，第三側壁延伸部和第四側壁延伸部與第二淺溝槽隔離的軸線之間的夾角為 Θ，其中，0° < Υ < Θ < 90°。
[0016] 本申請還提供了一種淺溝槽的制作方法，該制作方法包括：將表面具有介質層的 襯底劃分為存儲單元區和邏輯電路區；采用第一刻蝕氣體，在存儲單元區刻蝕形成第一溝 槽主體部并在邏輯電路區刻蝕形成第二溝槽主體部，第一溝槽主體部具有相對設置的第一 側壁和第二側壁，第二溝槽主體部具有相對設置的第三側壁和第四側壁，第一溝槽主體部 和第二溝槽主體部的深度為存儲單元區的第一淺溝槽深度的50?95%，第一側壁和第二側 壁與第一溝槽主體部的軸線之間的夾角為α，第三側壁和第四側壁與第二溝槽主體部的軸 線之間的夾角為Υ ;以及采用第二刻蝕氣體，在第一溝槽主體部和第二溝槽主體部的底部 刻蝕形成對應的第一溝槽底部和第二溝槽底部，其中，第一溝槽底部包括與第一側壁相連 的第一側壁延伸部和與第二側壁相連的第二側壁延伸部，第一側壁延伸部遠離第一側壁的 一端與第二側壁延伸部遠離第二側壁的一端相交，第一側壁延伸部和第二側壁延伸部與第 一溝槽主體部的軸線之間的夾角為β，其中，〇° < α < β <90°，第二溝槽底部包括連 接壁、與第三側壁相連的第三側壁延伸部和與第四側壁相連的第四側壁延伸部，第三側壁 延伸部遠離第三側壁的一端與第四側壁延伸部遠離第四側壁的一端通過連接壁連接，第三 側壁延伸部和第四側壁延伸部與第二溝槽主體部的軸線之間的夾角為Θ其中，〇° < γ < Θ <90°，第一刻蝕氣體的刻蝕鈍化比大于第二刻蝕氣體的刻蝕鈍化比。
[0017] 應用本申請的技術方案，在刻蝕形成淺溝槽的過程中，淺溝槽的深度直接依賴于 其開口大小，因為刻蝕速率在小窗口圖形中較慢，甚至在具有高深寬比的小尺寸圖形上刻 蝕能停止，上述現象稱為微負載效應；本申請利用第一溝槽主體部的深寬比大于第二溝槽 主體部的深寬比，在微負載效應的作用下控制第一溝槽底部的形狀，使其在刻蝕過程中刻 蝕角度逐漸收縮至一點后自然停止而第二溝槽底部可以繼續刻蝕，利用簡單的刻蝕方法即 可得到形狀較為一致的第一淺溝槽，填充絕緣物質后形成的第一淺溝槽隔離的電學性能得 到了改善。
【專利附圖】
【附圖說明】
[0018] 構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示 意性實施方式及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中：
[0019] 圖1至圖8示出了實施現有技術的各步驟后半導體器件的剖面結構示意圖；
[0020] 圖9示出了本申請提供的優選實施方式的半導體器件的剖面結構示意圖；
[0021] 圖10示出了圖9所示的半導體器件中A部分中第一淺溝槽隔離側壁的放大示意 圖，其中示出了第一側壁和第二側壁與第一淺溝槽隔離的軸線之間的夾角α，以及第一側 壁延伸部和第二側壁延伸部與第一淺溝槽隔離的軸線之間的夾角β ;
[0022] 圖11示出了圖9所示的半導體器件中Β中第二淺溝槽隔離側壁的放大示意圖，其 中示出了第三側壁和第四側壁與第二淺溝槽隔離的軸線之間的夾角Υ，以及第三側壁延伸 部和第四側壁延伸部與第二淺溝槽隔離的軸線之間的夾角Θ ;
[0023] 圖12示出了本申請提供的優選實施方式的淺溝槽制作方法的流程圖；
[0024] 圖13示出了劃分存儲單元區和邏輯電路區后的半導體器件的剖面結構示意圖；
[0025] 圖14示出了在圖13所示的半導體器器件上刻蝕形成第一溝槽主體部和第二溝槽 主體部后的半導體器件的剖面結構示意圖；
[0026] 圖15示出了在圖14所示的半導體器件上刻蝕形成第一溝槽底部后的半導體器件 的剖面結構示意圖；以及
[0027] 圖16示出了在圖15所示的半導體器件上刻蝕形成第二溝槽底部后的半導體器件 的剖面結構示意圖。
【具體實施方式】
[0028] 應該指出，以下詳細說明都是例示性的，旨在對本申請提供進一步的說明。除非另 有指明，本文使用的所有技術和科學術語具有與本申請所屬【技術領域】的普通技術人員通常 理解的相同含義。
[0029] 需要注意的是，這里所使用的術語僅是為了描述【具體實施方式】，而非意圖限制根 據本申請的示例性實施方式。如在這里所使用的，除非上下文另外明確指出，否則單數形式 也意圖包括復數形式，此外，還應當理解的是，當在本說明書中使用屬于"包含"和/或"包 括"時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0030] 為了便于描述，在這里可以使用空間相對術語，如"在……之上"、"在……上方"、 "在……上表面"、"上面的"等，用來描述如在圖中所示的一個器件或特征與其他器件或特 征的空間位置關系。應當理解的是，空間相對術語旨在包含除了器件在圖中所描述的方位 之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為"在其他器 件或構造上方"或"在其他器件或構造之上"的器件之后將被定位為"在其他器件或構造下 方"或"在其他器件或構造之下"。因而，示例性術語"在……上方"可以包括"在……上方" 和"在……下方"兩種方位。該器件也可以其他不同方式定位(旋轉90度或處于其他方位)， 并且對這里所使用的空間相對描述符作出相應解釋。
[0031] 現在，將參照附圖更詳細地描述根據本申請的示例性實施方式。然而，這些示例性 實施方式可以由多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施方 式。應當理解的是，提供這些實施方式是為了使得本申請的公開徹底且完整，并且將這些示 例性實施方式的構思充分傳達給本領域普通技術人員，在附圖中，為了清楚起見，擴大了層 和區域的厚度，并且使用相同的附圖標記表示相同的器件，因而將省略對它們的描述。
[0032] 如圖9所示，在本申請的一種優選的實施方式中，提供了一種半導體器件，包括 存儲單元區和邏輯電路區，存儲單元區具有第一淺溝槽隔離，邏輯電路區具有第二淺溝槽 隔離，第一淺溝槽隔離包括第一溝槽主體部和第一溝槽底部，第一溝槽主體部包括相對設 置的第一側壁和第二側壁，第一溝槽主體部的深度為第一淺溝槽隔離深度的50?95%，如 圖10所示第一側壁和第二側壁與第一淺溝槽隔離的軸線之間的夾角為α ;第一溝槽底部 包括與第一側壁相連的第一側壁延伸部和與第二側壁相連的第二側壁延伸部，第一側壁延 伸部遠離第一側壁的一端與第二側壁延伸部遠離第二側壁的一端相交，如圖10所示第一 側壁延伸部和第二側壁延伸部與第一淺溝槽隔離的軸線之間的夾角為β，其中，0° < α < β <90° ;第二淺溝槽隔離包括：第二溝槽主體部和第二溝槽底部，第二溝槽主體部包 括相對設置的第三側壁和第四側壁，第二溝槽主體部的深度為第一淺溝槽隔離的深度的 50?95%，如圖11所示第三側壁和第四側壁與第二淺溝槽隔離的軸線之間的夾角為γ ;第 二溝槽底部包括連接壁、與第三側壁相連的第三側壁延伸部和與第四側壁相連的第四側壁 延伸部，第三側壁延伸部遠離第三側壁的一端與第四側壁延伸部遠離第四側壁的一端通過 連接壁連接，如圖11所示第三側壁延伸部和第四側壁延伸部與第二淺溝槽隔離的軸線之 間的夾角為Θ，其中，0° < Υ < Θ <90°。
[0033] 具有上述結構的半導體器件，在刻蝕形成淺溝槽的過程中，淺溝槽的深度直接依 賴于其開口大小以及所采用的刻蝕條件，當刻蝕條件確定后因為刻蝕速率在小窗口圖形中 較慢，甚至在具有高深寬比的小尺寸圖形上刻蝕能停止，上述現象稱為微負載效應；本申請 利用第一溝槽主體部111的深寬比大于第二溝槽主體部121的深寬比，在微負載效應的作 用下控制第一溝槽底部112的形狀，使其在刻蝕過程中刻蝕角度逐漸收縮至一點后自然停 止而第二溝槽底部122可以繼續刻蝕，利用簡單的刻蝕方法即可得到形狀較為一致的第一 淺溝槽101，然后向第一淺溝槽101和第二淺溝槽102中填充絕緣物質形成第一淺溝槽隔離 1和第二淺溝槽隔離2,使得第一淺溝槽隔離1的電學性能得到了改善。
[0034] 上述的第一溝槽主體部和第二溝槽主體部的側壁是指垂直于紙面方向的兩個側 壁，且并不一定是平面，具有存在彎曲、凹槽和/或凸起的側壁的半導體器件也在本申請的 保護范圍之內。
[0035] 本申請還提供了一種制作上述半導體器件的優選實施方式，在該優選的實施方式 中上述半導體器件的制作方法包括：將表面具有介質層的襯底劃分為存儲單元區和邏輯電 路區；采用第一刻蝕氣體，在存儲單元區刻蝕形成第一溝槽主體部并在邏輯電路區刻蝕形 成第二溝槽主體部，第一溝槽主體部具有相對設置的第一側壁和第二側壁，第二溝槽主體 部具有相對設置的第三側壁和第四側壁，第一溝槽主體部和第二溝槽主體部的深度為存儲 單元區的第一淺溝槽深度的50?95% ;以及采用第二刻蝕氣體，在第一溝槽主體部和第二 溝槽主體部的底部刻蝕形成對應的第一溝槽底部和第二溝槽底部，其中，第一溝槽底部包 括與第一側壁相連的第一側壁延伸部和與第二側壁相連的第二側壁延伸部，第一側壁延伸 部遠離第一側壁的一端與第二側壁延伸部遠離第二側壁的一端相交，第二溝槽底部包括連 接壁、與第三側壁相連的第三側壁延伸部和與第四側壁相連的第四側壁延伸部，第三側壁 延伸部遠離第三側壁的一端與第四側壁延伸部遠離第四側壁的一端通過連接壁連接，第一 刻蝕氣體的刻蝕鈍化比大于第二刻蝕氣體的刻蝕鈍化比。
[0036] 上述實施方式的刻蝕鈍化比為刻蝕速率與鈍化速率之間的比值，其刻蝕過程與常 規刻蝕過程相同。在刻蝕過程中，刻蝕速率與鈍化速率之間形成動態平衡，利用動態平衡點 的位置如在所刻蝕溝槽的中點或靠近鈍化層的一側確定所刻蝕的溝槽側壁的延伸方向，t匕 如調節刻蝕速率與鈍化速率的比值使動態平衡點大致處于所刻蝕溝槽的中點從而保證所 刻蝕溝槽的側壁垂直向下延伸或隨著刻蝕深度的進行向軸線方向有微小的傾斜。
[0037] 圖12示出了本申請提供的優選實施方式的淺溝槽制作方法的流程圖。圖13至16 示出了本申請提供的淺溝槽制作方法不同步驟中半導體器件的橫截面示意圖。其中，作為 優選的【具體實施方式】，半導體器件包括PM0S器件以及NM0S器件，下文將直接以該優選具體 實施方式為例，說明本申請提供制備方法的具體步驟。需要注意的是，圖13至16僅為示意 圖，其目的在于簡潔、清楚地闡述本申請所提出的發明構思。
[0038] 圖13示出了包括襯底100和介質層200的半導體器件劃分存儲單元區I與邏輯 電路區II后的半導體器件的剖面結構示意圖。其中，襯底100可以是硅襯底，也可以具有摻 雜區域，例如P井和N井區域。
[0039] 圖14示出了在圖13所示的半導體器器件上刻蝕形成第一溝槽主體部111和第 二溝槽主體部121后的半導體器件的剖面結構示意圖。目前，為了滿足不同存儲單元區與 邏輯電路區對電性能的不同要求，位于存儲單元區的第一淺溝槽的寬度與深度均小于位于 邏輯電路區的第二淺溝槽的寬度與深度。對應欲形成的第一淺溝槽101和第二淺溝槽102 的開口大小，采用第一刻蝕氣體在如圖10所示的半導體襯底上同時利用第一刻蝕氣體在 存儲單元區I刻蝕出第一淺溝槽101的第一溝槽主體部111以及在邏輯電路區II刻蝕出 第二淺溝槽102的第二溝槽主體部121，其中如圖11所示第一溝槽主體部111的開口小于 第二溝槽主體部121的開口，第一側壁和第二側壁與第一淺溝槽101的軸線之間的夾角α 在0°?10°之間，第三側壁和第四側壁與第二淺溝槽102的軸線之間的夾角γ在0°? 10°之間，保證了第一淺溝槽101和第二淺溝槽102的足夠的深度。
[0040] 圖15示出了在圖14所示的半導體器件上刻蝕形成第一溝槽底部后的半導體器件 的剖面結構示意圖。采用刻蝕鈍化比大于第一刻蝕氣體的第二刻蝕氣體沿圖14中的第一 溝槽主體部111和第二溝槽主體部121的側壁進行刻蝕，使所形成的第一溝槽底部112的 第一側壁延伸部和第二側壁延伸部以及第二溝槽底部122的第三側壁延伸部和第四側壁 延伸部沿刻蝕方向向各自對應的淺溝槽的軸線聚集，在上述過程中，通過增大刻蝕鈍化比 使動態平衡位置向鈍化層的一側進一步靠近，使第一溝槽底部112的側壁和第二溝槽底部 122的側壁以更大的傾斜角度向對應的軸線收縮，由于第一淺溝槽101的深寬比較大，而且 在刻蝕過程中的微負載效應的作用下第一溝槽底部112的側壁在預定位置匯集后自然停 止刻蝕，得到的半導體器件的剖面結構如圖15所示，第一側壁延伸部和第二側壁延伸部與 第一淺溝槽101的軸線之間的夾角β在10°?60°之間，第三側壁延伸部和第四側壁延 伸部與第二淺溝槽102的軸線之間的夾角Θ在1〇°?60°之間，避免了第一淺溝槽101 和第二淺溝槽102中存在過于尖銳的頂角造成漏電現象。
[0041] 圖16示出了在圖15所示的半導體器件上刻蝕形成第二溝槽底部后的半導體器件 的剖面結構示意圖。第一淺溝槽101刻蝕完成后，由于微負載效應的作用，使得第一淺溝槽 101的刻蝕自然停止，因此在繼續刻蝕圖15中所示的第二溝槽底部122時，即使在沒有掩 膜層的保護作用下也不會對第一溝槽底部112形成繼續刻蝕，因此繼續刻蝕第二溝槽底部 122至預定位置，得到第二淺溝槽102,得到的半導體襯底的截面如圖16所示，第二淺溝槽 102的深度大于第一淺溝槽101的深度。
[0042] 在進行上述刻蝕時，為了便于對第一淺溝槽101和第二淺溝槽102的刻蝕工藝的 控制，優選第一溝槽主體部111和第二溝槽主體部121的對應位置的側壁平行，S卩α與Y 基本相同，第一溝槽底部112和第二溝槽底部122的對應位置的側壁平行，S卩β與Θ基本 相同。為了避免在上述實施方式中造成不必要的線寬損失，優選上述刻蝕采用各向異性刻 蝕，因為各向異性刻蝕在各個方向上以不同的速率進行刻蝕，使刻蝕沿著深度方向延伸，形 成具有理想各向異性刻蝕剖面的淺溝槽。
[0043] 刻蝕第一溝槽主體部111和第二溝槽主體部121的動態平衡位置和刻蝕第一溝槽 底部112和第二溝槽底部122的動態平衡位置的變化通過調節第一刻蝕氣體和第二刻蝕氣 體的刻蝕鈍化比，使得到的第一溝槽主體部111的側壁以及第二溝槽主體部121的側壁與 對應的軸線之間的夾角在0°?10°之間，使得到的第一溝槽底部112的側壁以及第二溝 槽底部122的側壁與對應的軸線之間的夾角在10°?60°之間，在上述條件下保證了第一 淺溝槽101和第二淺溝槽102的深度和寬度，并且避免了第一淺溝槽101和第二淺溝槽102 中存在過于尖銳的頂角造成漏電現象。
[0044] 上述刻蝕氣體的刻蝕鈍化比通過刻蝕氣體中主刻蝕氣體和鈍化氣體的比例進行 調節，優選上述第一刻蝕氣體包括體積比為50:1?200:1的第一主刻蝕氣體和第一鈍化氣 體，上述第二刻蝕氣體包括體積比為10:1?100:1第二主刻蝕氣體和第二鈍化氣體。上述 第一刻蝕氣體的刻蝕鈍化比大于第二刻蝕氣體的刻蝕鈍化比，從而進一步保證了 0° < α < β < 90。、0° < Υ < Θ < 90。且 α 在 〇° ?10。之間、Υ 在 〇° ?10。之間、β 在 10。?60。之間、Θ在1〇。?60。之間。
[0045] 在實施上述實施方式時，可以選用本領域中常用的主刻蝕氣體和鈍化氣體作為上 述的第一刻蝕氣體和上述的第二刻蝕氣體的主要成分，如第一主刻蝕氣體選自C1 2、sf6、cf4 中的一種或多種，第一鈍化氣體選自HBr、C4F8、CH2F2、CH 3F、C5F8中的一種或多種；第二刻蝕 氣體包括第二主刻蝕氣體和第二鈍化氣體，第二主刻蝕氣體選自C1 2、SF6、CF4中的一種或多 種，第二鈍化氣體選自HBr、C 4F8、CH2F2、CH3F、C 5F8中的一種或多種。上述刻蝕氣體一般都是 常用的刻蝕氣體，本領域技術人員結合各種主刻蝕氣體和鈍化氣體的性質選擇合適的主刻 蝕氣體和鈍化氣體的成分和配比，以實現預定的刻蝕鈍化比，進而能夠得到預定的第一淺 溝槽101和第二淺溝槽102,比如以HBr和Cl 2的混合氣體為刻蝕氣體時，較多的HBr可以 形成使所刻蝕的淺溝槽的側壁傾斜角度更大，較少的HBr會形成更趨向垂直的角度。同樣， 當額外加入CxHyFz氣體可以獲得與更多HBr氣體同樣的效果。
[0046] 以本領域一種典型的具有娃襯底的閃存為例，以娃襯底作為閃存的襯底，第一刻 蝕氣體包括體積比為100:1的Cl 2和HBr，第二刻蝕氣體包括體積比為20:1的Cl2和HBr。 為了保證閃存的性能，需要精確地控制其中的淺溝槽的尺寸，因此利用體積比為100:1的 Cl2和HBr的第一刻蝕氣體使刻蝕鈍化比控制在1. 3?1. 5:1之間，利用體積比為20:1的 Cl2和HBr的第二刻蝕氣體使刻蝕鈍化比控制在0. 65?0. 85 :1之間，使得第一溝槽主體 部111和第二溝槽主體部121的側壁盡可能沿垂直的方向向襯底延伸，而第一溝槽底部112 和第二溝槽底部122的側壁以30°?60°的角度傾斜，使得第一淺溝槽101具有足夠的深 度，并在預定的深度位置刻蝕自然停止。
[0047] 對上述具有硅襯底的閃存的淺溝槽進行刻蝕時，優選采用第一刻蝕氣體刻蝕時， 激發功率為20?1500W、偏置電壓為10?800V，第一刻蝕氣體的壓力為2?200mT、總流 量為30?2000sccm ;采用第二刻蝕氣體刻蝕時，激發功率為20?1500W、偏置電壓為10? 800V，第二刻蝕氣體的壓力為2?200mT、總流量為30?2000sccm。或者采用現有技術中 Bosch工藝技術對硅襯底交替進行刻蝕/鈍化的步驟完成淺溝槽的刻蝕。
[0048] 在本申請一種優選的實施方式中，步驟S2選擇體積比為100:1的Cl2和HBr作為 第一刻蝕氣體，刻蝕的激發功率為1000W、偏置電壓為600V，刻蝕氣體的壓力為20mT、總流 量為500sccm ;步驟S3中，選擇體積比為20:1的Cl2和HBr作為第二刻蝕氣體，刻蝕的激發 功率為1000W、偏置電壓為600V，刻蝕氣體的壓力為20mT、總流量為50〇 SCCm，得到第一淺溝 槽和第二淺溝槽的結構如圖16所示，其中第一溝槽主體的側壁與軸線夾角為5°，第一溝 槽底部的側壁與軸線夾角為50° ;第二溝槽主體的側壁與軸線夾角為5°，第二溝槽底部的 側壁與軸線夾角為45°。
[0049] 在本申請的另一種優選的實施方式中，為了使半導體器件的柵極與源極之間絕 緣，優選上述半導體器件的介質層包括柵介電層和浮柵層，如圖13至16所示，制備上述介 質層的過程包括：在襯底的上方設置柵介電層；在柵介電層的上方設置浮柵層。在襯底100 的上表面上設置的柵介電層201為后續形成的浮柵層202提供緩沖，避免將浮柵層202直 接設置在襯底100上時由于應力較大在襯底表面產生位錯的缺點，柵介電層201可以采用 熱氧化或沉積形成，浮柵層202可以采用沉積工藝形成。
[0050] 由于存儲單元區I和邏輯電路區II的電性能不同，優選邏輯電路區II的柵介電層 201的厚度大于存儲單元區I的柵介電層201的厚度。在邏輯電路區II通常會有驅動電壓 比較高的電路，需要更深的淺溝槽來對其有源區進行隔離，當邏輯電路區II的柵介電層201 的厚度大于存儲單元區I的柵介電層201的厚度時更好地實現對有源區的隔離作用。
[0051] 本申請的柵介電層201可以選自二氧化硅、氮化硅、高K介電材料或者其他適合的 材料；高 κ 介電材料可以是 LaO, A10, ZrO, TiO, Ta205, Y203, SrTi03, BaTi03, BaZrO, Hf3ZrO， HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, A1203, Si3N4 以及其他適合的材料。形成柵介電 層的方法包括原子層沉積、化學氣相沉積，物理氣相沉積，熱氧化、UV-臭氧氧化（UV-ozone oxidation)或上述方法的結合。
[0052] 本申請的浮柵層202的材質為可以是金屬、金屬合金、金屬氮化物或金屬硅化物， 多晶硅，以及其他適合的材料。形成柵電極的方法包括原子層沉積、化學氣相沉積，物理氣 相沉積或上述方法的結合等常規方法，上述方法已經被本領域技術人員所公知，其常用或 變形均在本申請保護的范圍內，在此不再贅述。
[0053] 在本申請的一種優選的實施方式中，上述介質層還包括刻蝕阻擋層和掩膜層，刻 蝕阻擋層位于浮柵層的上表面；掩膜層位于刻蝕阻擋層的上表面，如圖13至16所示。在刻 蝕過程中，依次刻蝕掩膜層204、刻蝕阻擋層203、浮柵層202、柵介電層201和襯底100形成 第一溝槽主體部111和第二溝槽主體部121，各層的刻蝕可以依據其材料不同選用對應的 刻蝕工藝；其中刻蝕阻擋層203能夠保護浮柵層202在刻蝕過程中共受到損傷，影響其表面 的平整性，保證后續形成性能優良的半導體器件。
[0054] 為了強化刻蝕阻擋層203的阻擋作用以及便于形成精確的淺溝槽開口，優選刻蝕 阻擋層203為氮化硅層或氧化硅層或由氧化硅層和氮化硅層上下疊置形成的雙層結構，掩 膜層204為光刻膠層。采用具有與淺溝槽位置對應的掩模板對光刻膠層進行曝光、顯影，形 成光刻膠圖形然后進行刻蝕。
[0055] 圖9示出了向圖16所示的半導體器件的第一淺溝槽和第二淺溝槽中填充絕緣物 質后的半導體器件的剖面結構示意圖。去除介質層200后向第一淺溝槽101和第二淺溝槽 102中填充絕緣物質形成第一淺溝槽隔離1和第二淺溝槽隔離2,并使用化學機械拋光CMP 將半導體器件表面平坦化以及高溫退火穩固。可以逐層采用選擇性濕法刻蝕去除，例如氫 氟酸可以刻蝕氧化硅，熱磷酸能夠刻蝕去除氮化硅，如果掩膜層204為硬掩膜層還可以結 合化學機械拋光CMP去除；第一淺溝槽101和第二淺溝槽102中填充的絕緣物質優選氧化 硅，為了在填充時提高襯底100與氧化硅之間的附著性，還可以在第一淺溝槽101和第二淺 溝槽102的內表面采用化學氣相沉積法沉積或在溝槽的內表面采用高溫熱氧化法形成氧 化娃襯墊層。
[0056] 本申請在刻蝕形成淺溝槽的過程中，本申請利用第一溝槽主體部具有較大的深寬 t匕，在微負載效應的作用下控制第一溝槽底部的形狀，使其在刻蝕過程中刻蝕角度逐漸收 縮至一點后自然停止而第二溝槽底部可以繼續刻蝕；而且利用調節刻蝕氣體的刻蝕鈍化比 即可實現對第一淺溝槽和第二淺溝槽側壁傾斜角度的控制，整個刻蝕過程簡單易控，可得 到的第一淺溝槽形狀也較為一致，使得填充絕緣物質后形成的第一淺溝槽隔離的電學性能 得到了改善。
[0057] 以上僅為本申請的優選實施方式而已，并不用于限制本申請，對于本領域的技術 人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本申請的保護范圍之內。
【權利要求】
1. 一種半導體器件，包括存儲單元區和邏輯電路區，所述存儲單元區具有第一淺溝槽 隔離，所述邏輯電路區具有第二淺溝槽隔離，其特征在于， 所述第一淺溝槽隔離包括： 第一溝槽主體部，包括相對設置的第一側壁和第二側壁，所述第一溝槽主體部的深度 為所述第一淺溝槽隔離深度的50?95%，所述第一側壁和所述第二側壁與所述第一淺溝槽 隔離的軸線之間的夾角為α ; 第一溝槽底部，包括與所述第一側壁相連的第一側壁延伸部和與所述第二側壁相連的 第二側壁延伸部，所述第一側壁延伸部遠離所述第一側壁的一端與所述第二側壁延伸部遠 離所述第二側壁的一端相交，所述第一側壁延伸部和所述第二側壁延伸部與所述第一淺溝 槽隔離的軸線之間的夾角為β，其中，〇° < α < β <90° ; 所述第二淺溝槽隔離包括： 第二溝槽主體部，包括相對設置的第三側壁和第四側壁，所述第二溝槽主體部的深度 為所述第一淺溝槽隔離的深度的50?95%，所述第三側壁和所述第四側壁與所述第二淺溝 槽隔離的軸線之間的夾角為Υ ; 第二溝槽底部，包括連接壁、與所述第三側壁相連的第三側壁延伸部和與所述第四側 壁相連的第四側壁延伸部，所述第三側壁延伸部遠離所述第三側壁的一端與所述第四側壁 延伸部遠離所述第四側壁的一端通過所述連接壁連接，所述第三側壁延伸部和所述第四側 壁延伸部與所述第二淺溝槽隔離的軸線之間的夾角為Θ，其中，〇° < Υ < Θ <90°。
2. 根據權利要求1所述的半導體器件，其特征在于，所述α在0°?10°之間，所述 Υ在0°?10°之間。
3. 根據權利要求1所述的半導體器件，其特征在于，所述β在10°?60°之間，所述 Θ在10。?60。之間。
4. 一種淺溝槽的制作方法，其特征在于，所述制作方法包括： 將表面具有介質層的襯底劃分為存儲單元區和邏輯電路區； 采用第一刻蝕氣體，在所述存儲單元區刻蝕形成第一溝槽主體部并在所述邏輯電路區 刻蝕形成第二溝槽主體部，所述第一溝槽主體部具有相對設置的第一側壁和第二側壁，所 述第二溝槽主體部具有相對設置的第三側壁和第四側壁，所述第一溝槽主體部和所述第二 溝槽主體部的深度為所述存儲單元區的第一淺溝槽深度的50?95%，所述第一側壁和所述 第二側壁與所述第一溝槽主體部的軸線之間的夾角為α，所述第三側壁和所述第四側壁與 所述第二溝槽主體部的軸線之間的夾角為Υ ;以及 采用第二刻蝕氣體，在所述第一溝槽主體部和第二溝槽主體部的底部刻蝕形成對應的 第一溝槽底部和第二溝槽底部，其中， 所述第一溝槽底部包括與所述第一側壁相連的第一側壁延伸部和與所述第二側壁相 連的第二側壁延伸部，所述第一側壁延伸部遠離所述第一側壁的一端與所述第二側壁延伸 部遠離所述第二側壁的一端相交，所述第一側壁延伸部和所述第二側壁延伸部與所述第一 溝槽主體部的軸線之間的夾角為β，其中，0° < α < β <90°， 所述第二溝槽底部包括連接壁、與所述第三側壁相連的第三側壁延伸部和與所述第四 側壁相連的第四側壁延伸部，所述第三側壁延伸部遠離所述第三側壁的一端與所述第四側 壁延伸部遠離所述第四側壁的一端通過所述連接壁連接，所述第三側壁延伸部和所述第四 側壁延伸部與所述第二溝槽主體部的軸線之間的夾角為Θ其中，0° < γ < θ <90°， 所述第一刻蝕氣體的刻蝕鈍化比大于所述第二刻蝕氣體的刻蝕鈍化比。
5. 根據權利要求4所述的制作方法，其特征在于，所述刻蝕采用各向異性刻蝕。
6. 根據權利要求4所述的制作方法，其特征在于，所述第一刻蝕氣體包括體積比為 50:1?200:1的第一主刻蝕氣體和第一鈍化氣體，所述第二刻蝕氣體包括體積比為10:1? 100:1的第二主刻蝕氣體和第二鈍化氣體。
7. 根據權利要求6所述的制作方法，其特征在于， 所述第一主刻蝕氣體選自Cl2、SF6、CF4中的一種或多種，所述第一鈍化氣體選自HBr、 C4F8、CH2F2、CH3F、C 5F8 中的一種或多種； 所述第二主刻蝕氣體選自Cl2、SF6、CF4中的一種或多種，所述第二鈍化氣體選自HBr、 C4F8、CH2F2、CH3F、C 5F8 中的一種或多種。
8. 根據權利要求7所述的制作方法，其特征在于，所述襯底為娃襯底，第一刻蝕氣體包 括體積比為100:1的Cl2和HBr，第二刻蝕氣體包括體積比為20:1的Cl 2和HBr。
9. 根據權利要求8所述的制作方法，其特征在于，所述制作方法中， 采用所述第一刻蝕氣體刻蝕時，激發功率為20?1500W、偏置電壓為10?800V，所述 第一刻蝕氣體的壓力為2?200mT、總流量為30?2000sccm ; 采用所述第二刻蝕氣體刻蝕時，激發功率為20?1500W、偏置電壓為10?800V，所述 第二刻蝕氣體的壓力為2?200mT、總流量為30?2000sccm。
10. 根據權利要求4所述的制作方法，其特征在于，所述介質層包括柵介電層和浮柵 層，所述制作方法還包括制備所述介質層的過程，所述過程包括： 在所述襯底的上方設置柵介電層； 在所述柵介電層的上方設置浮柵層。
11. 根據權利要求10所述的制作方法，其特征在于，所述邏輯電路區的柵介電層的厚 度大于所述存儲單元區的柵介電層的厚度。
【文檔編號】H01L29/06GK104217985SQ201310214578
【公開日】2014年12月17日 申請日期:2013年5月31日 優先權日:2013年5月31日
【發明者】何其旸, 張翼英 申請人:中芯國際集成電路制造(上海)有限公司