半導體器件及其制造方法

半導體器件及其制造方法
【專利摘要】本發明公開了一種半導體器件及其制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片和鰭片之間的溝槽；在溝槽中填充成應力襯層；在應力襯層中形成沿第二方向延伸的開口；在開口中形成沿第二方向延伸并且跨越多個鰭片的柵極堆疊。依照本發明的半導體器件及其制造方法，在鰭片之間、柵極堆疊兩側填充了應力襯層，有效增大了溝道區載流子遷移率，提高了器件性能。
【專利說明】半導體器件及其制造方法

【技術領域】
[0001] 本發明涉及一種半導體器件及其制造方法，特別是涉及一種在體Si襯底上形成 的具有應力的三維多柵FinFET及其制造方法。

【背景技術】
[0002] 在當前的亞20nm技術中，三維多柵器件（FinFET或Tri-gate)是主要的器件結 構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。
[0003] 例如，雙柵SOI結構的M0SFET與傳統的單柵體Si或者SOI M0SFET相比，能夠抑 制短溝道效應（SCE)以及漏致感應勢壘降低（DIBL)效應，具有更低的結電容，能夠實現溝 道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流， 降低了對于有效柵氧厚度（EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區 頂面以及兩個側面，柵極控制能力更強。進一步地，全環繞納米線多柵器件更具有優勢。
[0004] 現有的FinFET結構以及制造方法通常包括：在體Si或者SOI襯底中刻蝕形成多 個平行的沿第一方向延伸的鰭片和溝槽；對鰭片執行離子注入或者沉積摻雜層并退火，在 鰭片中部形成穿通阻擋層（PTSL)以抑制寄生溝道效應；在溝槽中填充絕緣材料，回刻以露 出部分鰭片，形成淺溝槽隔離（STI);在鰭片頂部以及側壁沉積通常為氧化硅的較薄(例如 僅1?5nm)假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；刻 蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優選地垂 直于第一方向；以假柵極堆疊為掩模，對鰭片進行淺摻雜形成輕摻雜漏結構（LDD)以抑制 漏致感應勢壘降低效應；在假柵極堆疊的沿第一方向的兩側沉積并刻蝕形成柵極側墻；在 柵極側墻的沿第一方向的兩側的鰭片上外延生長相同或者相近材料形成源漏區，優選采用 SiGe、SiC等高于Si應力的材料以提高載流子遷移率；優選地，在源漏區上形成接觸刻蝕停 止層（CESL);在晶片上沉積層間介質層（ILD);刻蝕去除假柵極堆疊，在ILD中留下柵極溝 槽；在柵極溝槽中沉積高k材料（HK)的柵極絕緣層以及金屬/金屬合金/金屬氮化物（MG) 的柵極導電層，并優選包括氮化物材質的柵極蓋層以保護金屬柵極。進一步地，利用掩模刻 蝕ILD形成源漏接觸孔，暴露源漏區；可選地，為了降低源漏接觸電阻，在源漏接觸孔中形 成金屬硅化物。填充金屬/金屬氮化物形成接觸塞，通常優選填充率較高的金屬W、Ti。由 于CESL、柵極側墻的存在，填充的金屬W、Ti會自動對準源漏區，最終形成接觸塞。此種接 觸塞結構也稱作自對準接觸（SAC)。
[0005] 然而，鑒于FinFET尺寸日益縮減(例如22nm以下乃至10nm左右），通過應力層向 溝道區施加應力從而提高載流子遷移率、器件驅動能力的方法變得日益困難，這是由于在 微細尺寸上氮化硅、類金剛石無定形碳（DLC)等應力襯層的保形性不再良好，容易與下層結 構發生剝離，導致局部或者整體應力失效。
[0006] 因此綜上所示，現有的體Si襯底制作的FinFET難以有效提高器件的驅動能力。


【發明內容】

[0007] 由上所述，本發明的目的在于克服上述技術困難，提出一種新的FinFET結構及其 制造方法，能有效增大溝道區應力從而提升載流子遷移率，并最終增強器件的驅動能力。
[0008] 為此，本發明提供了一種半導體器件制造方法，包括：在襯底上形成沿第一方向延 伸的多個鰭片和鰭片之間的溝槽；在溝槽中填充成應力襯層；在應力襯層中形成沿第二方 向延伸的開口；在開口中形成沿第二方向延伸并且跨越多個鰭片的柵極堆疊。
[0009] 其中，應力襯層的材質包括氮化硅、DLC及其組合。
[0010] 其中，對于PFET而言應力襯層具有張應力，對于NFET而言應力襯層具有壓應力。
[0011] 其中，形成柵極堆疊之后進一步包括：在柵極堆疊沿第一方向的兩側形成柵極側 墻；在柵極側墻沿第一方向兩側的鰭片頂部形成源漏區；在源漏區上形成金屬硅化物。
[0012] 其中，柵極堆疊包括高k材料的柵極絕緣層、功函數調節層以及電阻調節層。
[0013] 本發明還提供了一種半導體器件，包括：襯底上沿第一方向延伸的多個鰭片；沿 第二方向延伸并且跨越了每個鰭片的柵極堆疊；位于柵極沿第一方向的兩側的鰭片上的源 漏區；其中，多個鰭片之間、柵極堆疊沿第一方向的兩側具有應力襯層。
[0014] 其中，應力襯層的材質包括氮化硅、DLC及其組合。
[0015] 其中，對于PFET而言應力襯層具有張應力，對于NFET而言應力襯層具有壓應力。 [0016] 其中，柵極堆疊包括高k材料的柵極絕緣層、功函數調節層以及電阻調節層。
[0017] 其中，源漏區上具有金屬硅化物。
[0018] 依照本發明的半導體器件及其制造方法，在鰭片之間、柵極堆疊兩側填充了應力 襯層，有效增大了溝道區載流子遷移率，提高了器件性能。

【專利附圖】

【附圖說明】
[0019] 以下參照附圖來詳細說明本發明的技術方案，其中：
[0020] 圖1至圖8為依照本發明的FinFET的制造方法各步驟的示意圖。

【具體實施方式】
[0021] 以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技 術效果，公開了能有效增大溝道區應力從而提升載流子遷移率的三維多柵FinFET及其制 造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語"第一"、"第 二"、"上"、"下"等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗 示所修飾器件結構或制造工序的空間、次序或層級關系。
[0022] 如圖1的透視圖所示，在襯底1上形成沿第一方向延伸的多個鰭片結構1F以及鰭 片結構之間的溝槽1G，其中第一方向為未來器件溝道區延伸方向。提供襯底1，襯底1依照 器件用途需要而合理選擇，可包括單晶體娃（Si)、單晶體鍺（Ge)、應變娃（Strained Si)、 鍺硅（SiGe)，或是化合物半導體材料，例如氮化鎵（GaN)、砷化鎵（GaAs)、磷化銦（InP)、銻 化銦（InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮， 襯底1優選地為體Si。優選地，在襯底1上通過旋涂、噴涂、絲網印刷等工藝沉積形成光刻 膠層2,并以沿第一方向延伸分布的掩模板圖形曝光/顯影形成光刻膠圖形2。以光刻膠2 為掩模，刻蝕襯底1，在襯底1中形成多個沿第一方向平行分布的溝槽1G以及溝槽1G之間 剩余的襯底1材料所構成的鰭片1F。刻蝕優選各向異性的刻蝕，例如等離子體干法刻蝕、反 應離子刻蝕（RIE)或者四甲基氫氧化銨（TMAH)濕法腐蝕，使得溝槽1G的深寬比優選地大于 5:1。
[0023] 此外，也可以采用側墻圖形轉移方法來形成鰭片。例如，先在襯底上通過CVD或 PVD方法沉積材質例如多晶硅、非晶硅、非晶碳、氧化硅等材質的犧牲層，然后通過i線曝 光、紫外線曝光等方法在犧牲層上形成較大尺寸的光刻膠掩模，以該大尺寸光刻膠為掩模 刻蝕犧牲層先形成較大尺寸的犧牲層圖形，接著在犧牲層圖形線條的兩側沉積并刻蝕形成 氮化硅、DLC等材質的側墻，去除犧牲層留下側墻，側墻構成了較小尺寸的線條。以這些小 尺寸線條為掩模，刻蝕襯底得到小尺寸鰭片。
[0024] 如圖2的透視圖所示，去除光刻膠圖形2,在多個鰭片1F之間的溝槽1G中形成應 力襯層3。例如通過PECVD、HDPCVD、MOCVD、MBE、ALD、磁控濺射等工藝，形成應力襯層3以 完全填充鰭片1F之間的溝槽1G。應力襯層3的材質例如氮化硅、DLC及其組合。對于PFET 而言，應力襯層3具有張應力，對于NFET而言，應力襯層3具有壓應力。應力襯層3的應力 類型和絕對值大小可以通過控制工藝參數來實現，例如控制PECVD或磁控濺射的氣壓、溫 度、等離子體功率等參數使得應力絕對值大于lGPa，并優選介于2?4GPa之間。隨后優選 地，采用CMP、回刻（etch-back)等工藝平坦化應力襯層3直至暴露鰭片1F頂部。值得注 意的是，與以往鰭片之間溝槽內填充氧化硅等絕緣介質形成淺溝槽隔離（STI)不同，本發明 技術方案采用氮化硅、DLC及其組合作為應力襯層以向溝道區提供應力，并且同時該應力襯 層也能絕緣隔離鰭片溝道區，進一步提高了器件性能。
[0025] 如圖3的透視圖以及圖4和圖5的剖面透視圖所示，圖形化并刻蝕應力襯層3,在 應力襯層3中形成沿第二方向（優選垂直于前述第一方向）的開口 3G。在應力襯層3上形 成光刻膠圖形(未示出），暴露出應力襯層3沿第一方向的中部。以光刻膠圖形為掩模，采用 各向異性的等離子干法刻蝕或者RIE，刻蝕應力襯層3,在中部形成開口 3G，將應力襯層3沿 第一方向分為左右兩塊3A和3B，開口 3G露出了鰭片1F的中部。圖4為沿圖3的A-A'線 剖得，圖5為沿圖3的B-B'線剖得。
[0026] 如圖6的透視圖所示，在應力襯層3的開口 3G中形成柵極堆疊。圖7的剖視圖為 沿圖6的A-A'線剖得到，圖8的剖視圖為沿圖6的C-C'線剖得。
[0027] 通過 PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸發、濺射等工藝依次在開口 3G 中 沉積柵極絕緣層4、功函數調節層5、以及電阻調節層6。柵極絕緣層4優選高k材料，包括 但不限于包括選自 Hf〇2、HfSiOx、HfSiON、HfA10x、HfTaO x、HfLaOx、HfAlSiOx、HfLaSiOx 的鉿 基材料(其中，各材料依照多元金屬組分配比以及化學價不同，氧原子含量x可合理調整， 例如可為1?6且不限于整數)，或是包括選自Zr0 2、La203、LaA103、Ti02、Y 203的稀土基高K 介質材料，或是包括A1203，以其上述材料的復合層。功函數調節層5則可為金屬，其中金屬 可包括 Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金屬單質、 或這些金屬的合金以及這些金屬的氮化物。電阻調節層6可以包括多晶硅、多晶鍺硅、上述 金屬單質、金屬合金以及金屬氮化物，并且優選地摻雜C、F、N、0、B、P、As等元素以調節電 阻。優選地，層3與層4之間、和/或層4與層5之間還具有氮化物的阻擋層（未示出），阻 擋層材質為凡乂、1^、隊、1^\1# 2、1^\1!^、隊，其中1為了&、11、!^、21^〇、1或其它元素或其 組合。隨后如圖7所示，沿第一方向刻蝕去除部分上述疊層，僅在溝槽3G中留下沿第二方 向延伸分布的柵極堆疊4/5/6。
[0028] 隨后優選地，在上述柵極堆疊4/5/6的沿第一方向的兩側形成柵極側墻7。例如通 過PECVD、磁控溉射等工藝形成氮化娃、DLC材質的介質層并刻蝕形成側墻7。接著，以柵極 側墻7為掩模，對沿第一方向兩側的鰭片1F頂部進行注入摻雜，形成源漏區（圖8中虛線框 所示)。
[0029] 其中，源漏區可以是單一的重摻雜區，也可以是包括輕摻雜源漏（LDD)結構的摻雜 區，LDD結構通過以柵極堆疊4/5/6為掩模垂直離子注入得到，或者還可以包括傾斜離子注 入得到的暈狀（halo)源漏摻雜區（圖7中橢圓虛線框所示)。進一步地，還可以先刻蝕鰭片 1F頂部形成源漏溝槽，然后在溝槽中外延生長更高應力的SiGe、Si:C、Si:H、SiSn、GeSn、 SiGe: C等材料及其組合，以進一步提高溝道區應力。優選地，在外延生長源漏的同時進行原 位摻雜或者外延之后進行離子注入而重摻雜，使得源漏具有高于輕摻雜源漏的雜質濃度。 隨后，退火以激活摻雜的雜質。
[0030] 隨后，在源漏區上蒸發、濺射、MOCVD、MBE、ALD形成金屬層（未示出），其材質例如 Ni、Pt、Co、Ti、W等金屬以及金屬合金。在250?1000攝氏度下退火lms?lOmin，使得金 屬或金屬合金與源漏區中所含的Si元素反應形成金屬硅化物8,以降低接觸電阻。
[0031 ] 此后，可以在整個器件上形成層間介質層并刻蝕形成源漏接觸孔以完成最終器件 制造。
[0032] 最終形成的器件結構透視圖如圖5所示，剖視圖如圖6、7所示，器件包括：襯底上 沿第一方向延伸的多個鰭片，沿第二方向延伸（與第一方向相交并且優選地垂直）并且跨越 了每個鰭片的柵極，位于柵極沿第一方向的兩側的鰭片上的源漏區，源漏區上具有金屬硅 化物。其中，鰭片之間、柵極沿第一方向的兩側具有應力襯層，用于提高溝道區應力和載流 子遷移率。其余各個部件結構以及參數、材料均在方法中詳述，在此不再贅述。
[0033] 實施例1
[0034] 依照上述方法制造的器件結構中，鰭片高度為80nm，寬度(沿第二方向）為20nm， (沿第一方向）柵極堆疊的寬度(也即溝槽3G的寬度、溝道區長度）為40nm。如表1所示，申 請人嘗試了不同的應力類型和大小，獲得了器件的各種性能參數，例如最大漏電流Idmax、 關斷電流Ioff以及靈敏度SS。
[0035] 表 1
[0036]

【權利要求】
1. 一種半導體器件制造方法，包括： 在襯底上形成沿第一方向延伸的多個鰭片和鰭片之間的溝槽； 在溝槽中填充成應力襯層； 在應力襯層中形成沿第二方向延伸的開口； 在開口中形成沿第二方向延伸并且跨越多個鰭片的柵極堆疊。
2. 如權利要求1的半導體器件制造方法，其中，應力襯層的材質包括氮化硅、DLC及其 組合。
3. 如權利要求1的半導體器件制造方法，其中，對于PFET而言應力襯層具有張應力，對 于NFET而言應力襯層具有壓應力。
4. 如權利要求1的半導體器件制造方法，其中，形成柵極堆疊之后進一步包括： 在柵極堆疊沿第一方向的兩側形成柵極側墻； 在柵極側墻沿第一方向兩側的鰭片頂部形成源漏區； 在源漏區上形成金屬硅化物。
5. 如權利要求1的半導體器件制造方法，其中，柵極堆疊包括高k材料的柵極絕緣層、 功函數調節層以及電阻調節層。
6. -種半導體器件，包括： 襯底上沿第一方向延伸的多個鰭片； 沿第二方向延伸并且跨越了每個鰭片的柵極堆疊； 位于柵極沿第一方向的兩側的鰭片上的源漏區； 其中，多個鰭片之間、柵極堆疊沿第一方向的兩側具有應力襯層。
7. 如權利要求6的半導體器件，其中，應力襯層的材質包括氮化硅、DLC及其組合。
8. 如權利要求6的半導體器件，其中，對于PFET而言應力襯層具有張應力，對于NFET 而言應力襯層具有壓應力。
9. 如權利要求6的半導體器件，其中，柵極堆疊包括高k材料的柵極絕緣層、功函數調 節層以及電阻調節層。
10. 如權利要求6的半導體器件，其中，源漏區上具有金屬硅化物。
【文檔編號】H01L21/336GK104124165SQ201310156840
【公開日】2014年10月29日 申請日期:2013年4月28日 優先權日:2013年4月28日
【發明者】許杰 申請人:中國科學院微電子研究所