形成交替排列的p型和n型半導體薄層的方法
【專利摘要】本發明公開了一種形成交替排列的P型和N型半導體薄層的方法，步驟包括：1）襯底上生長硅外延層和介質膜；2）用光刻膠定義長條形溝槽形成區域；溝槽形成區域兩端分別被一條以上光刻膠分割為兩個以上形狀相同的溝槽區域；3）刻蝕形成第一溝槽和兩個以上第二溝槽；4）去除光刻膠和介質膜，熱氧化溝槽，將第二溝槽之間的硅外延轉化為氧化硅；5）濕法刻蝕氧化硅，使第一、第二溝槽合并為一個溝槽；6）在溝槽內填充導電類型與步驟1）的硅外延層相反的硅外延層。本發明通過將條形溝槽兩端先分割為多個溝槽進行刻蝕，再合并為一個溝槽，使得溝槽兩端的深度小于中間的深度，從而降低了硅外延填充溝槽的難度，并避免了溝槽內部產生孔洞。
【專利說明】
【技術領域】
[0001] 本發明涉及集成電路制造領域，特別是涉及一種形成交替排列的P型和N型半導 體薄層的方法。 形成交替排列的P型和N型半導體薄層的方法
【背景技術】
[0002] VDMOSFET (Vertical Double-diffused M0SFET，垂直雙擴散場效應晶體管）可以 采用減薄漏端漂移區的厚度來減小導通電阻，然而，減薄漏端漂移區的厚度就會降低器件 的擊穿電壓，因此在VDM0S中，提高器件的擊穿電壓與減小器件的導通電阻是一對矛盾。 超級結M0SFET采用新的耐壓層結構，利用一系列交替排列的P型和N型半導體薄層，在較 低反向電壓下將P型、N型區耗盡，實現電荷相互補償，從而使P型、N型區在高摻雜濃度下 能實現高的擊穿電壓，從而同時獲得低導通電阻和高擊穿電壓，打破傳統功率M0SFET理論 極限。
[0003] 超級結M0SFET的難點是器件結構形成困難，主要是交替排列的P型和N型半導體 薄層結構的形成困難。交替排列的P型和N型半導體薄層結構的形成方法一般是：在N形 硅外延層上形成深溝槽，再用P形硅外延層填充深溝槽。由于溝槽深度很深，填充困難，特 別是在條形溝槽的兩端，相對于溝槽的中間區域，硅外延在溝槽3個側壁上生長，如圖1所 示，容易導致溝槽過早封口，在溝槽內部產生孔洞，這些空洞在化學機械研磨后容易暴露出 來(見圖2)，對后續工藝及器件性能產生影響。
【發明內容】
[0004] 本發明要解決的技術問題是提供一種形成交替排列的P型和N型半導體薄層的方 法，它可以降低超級結的形成難度和成本，并可以提高超級結的機械性能。
[0005] 為解決上述技術問題，本發明的形成交替排列的P型和N型半導體薄層的方法，包 括以下工藝步驟：
[0006] 1)在半導體襯底上依次生長娃外延層和介質膜；
[0007] 2)涂布光刻膠，定義出溝槽形成區域；所述溝槽形成區域呈長條形，兩端分別被一 條以上光刻膠平均分割成兩個以上形狀相同的溝槽區域；
[0008] 3)光刻和干法刻蝕，使溝槽形成區域中間形成第一溝槽，溝槽形成區域兩端分別 形成兩個以上形狀相同的第二溝槽；所述第二溝槽的寬度小于第一溝槽寬度的一半，第二 溝槽的深度小于第一溝槽的深度；
[0009] 4)去除光刻膠和介質膜，對溝槽表面和側壁進行熱氧化，使相鄰的兩個第二溝槽 之間的娃外延層完全轉化為氧化娃；
[0010] 5)濕法刻蝕，完全去除氧化硅，使第一溝槽和第二溝槽合并為一個溝槽；
[0011] 6)在步驟5)所形成的溝槽內填充導電類型與步驟1)的硅外延層相反的硅外延 層。
[0012] 上述步驟4)中，相鄰的兩個第二溝槽之間的硅外延層（即兩個第二溝槽共用的溝 槽側壁）由于厚度比較薄，因此可以比較容易的完全轉化為氧化硅，而其他位置的硅外延層 比較厚，不會完全轉化為氧化硅。
[0013] 本發明通過將條形溝槽兩端先分割為多個溝槽進行刻蝕，再合并為一個溝槽，使 得條形溝槽兩端的深度小于中間的深度，如此降低了硅外延填充溝槽的難度，同時避免了 溝槽內部產生孔洞，從而不僅降低了超級結的形成難度和成本，還同時提高了超級結的機 械性能。
【專利附圖】
【附圖說明】
[0014] 圖1是現有形成交替排列的P型和N型半導體薄層結構的工藝，在溝槽中間和兩 端生長娃外延的示意圖。
[0015] 圖2是現有工藝在化學機械研磨后，溝槽中間和兩端的空洞情況。
[0016] 圖3是本發明實施例1的工藝方法流程示意圖。
[0017] 圖4是本發明實施例1中形成的溝槽的沿較長的一個面的平視圖。
[0018] 圖5是本發明實施例1中氧化硅刻蝕后的溝槽立體結構示意圖。
[0019] 圖6是本發明實施例1、2最終形成的超級結M0SFET器件的剖面結構示意圖。
[0020] 圖7是本發明實施例2用光刻膠定義出的溝槽形成區域的示意圖(俯視圖）。
[0021] 圖8是圖7經溝槽刻蝕后形成的結構俯視圖。
[0022] 圖中附圖標記說明如下：
[0023] 1 :半導體襯底
[0024] 2 :第一硅外延層
[0025] 3 :介質膜
[0026] 4 :光刻膠
[0027] 5 :第一溝槽
[0028] 6 :第二溝槽
[0029] 7 :氧化硅
[0030] 8 :溝槽
[0031] 9 :第二硅外延層
[0032] 10 :P 型基區
[0033] 11:N 型源區
[0034] 12 :柵極介質層
[0035] 13 :柵極
[0036] 14 :絕緣介質層
[0037] 15:正面金屬電極
[0038] 16:背面金屬電極
【具體實施方式】
[0039] 為對本發明的技術內容、特點與功效有更具體的了解，現結合圖示的實施方式，詳 述如下：
[0040] 實施例1
[0041] 本實施例形成交替排列的P型和N型半導體薄層的方法，其工藝流程如下：
[0042] 步驟1，在半導體襯底1上依次生長第一硅外延層2和介質膜3,如圖3 (a)所示。
[0043] 第一硅外延層2具有第一導電類型（N型或P型)，介質膜3為氧化硅、氮化硅或氫 氧化硅中的至少一種。
[0044] 步驟2,涂布光刻膠4,定義出溝槽形成區域，如圖3 (b)(俯視圖）所示。
[0045] 所述溝槽形成區域呈長條形，長度大于100微米，兩端分別被寬度0. 1?5微米、 長度5?50微米的光刻膠4平均分割成兩個形狀相同的溝槽區域，如圖3 (b)所示。
[0046] 步驟3,用光刻和干法刻蝕，對溝槽形成區域進行刻蝕，并用干法或濕法刻蝕去除 光刻膠4和介質膜3。本步驟的刻蝕完成后，溝槽形成區域中間形成第一溝槽5,溝槽形成 區域兩端分別形成兩個相鄰的、形狀相同的第二溝槽6,且第二溝槽6的寬度小于第一溝槽 5寬度的一半，如圖3 (c)和圖4所示。
[0047] 由于溝槽深度和溝槽寬度有關系，溝槽寬度越小，溝槽深度越淺，因此，在溝槽形 成區域中央的第一溝槽5寬度較大（1?10微米)，深度較深（10?100微米)，而在溝槽形 成區域兩端的4個第二溝槽6寬度較小（0. 4?4. 5微米)，深度較淺（7?80微米)，且第二 溝槽6的寬度和深度均小于第一溝槽5。
[0048] 步驟4,對溝槽表面和側壁進行熱氧化，使相鄰的兩個第二溝槽6共用的側壁完全 轉化為氧化硅7,如圖3 (d)所示。熱氧化的溫度為800?1300°C，壓力為常壓。
[0049] 熱氧化過程中，溝槽5和溝槽6的表面，以及溝槽5的兩個側壁和溝槽6的另一側 壁，也會部分的被氧化為氧化硅7 (圖中未示出）。
[0050] 由于相鄰的兩個第二溝槽6共用的側壁(硅外延層）的厚度比較薄，即圖3 (c)中 標注的寬度d比較小（5微米以下)，因此可以比較容易的完全轉化為氧化硅，而其他位置的 硅外延層比較厚，不會完全轉化為氧化硅。
[0051] 步驟5,濕法刻蝕，完全去除熱氧化形成的氧化硅7,如圖3 (e)所示。
[0052] 刻蝕后，第一溝槽5和第二溝槽6與新形成的溝槽一起合并成一個溝槽8。溝槽 8兩端的寬度和中間寬度是相等的，但其兩端的深度顯著小于中間區域的深度，即溝槽兩端 的AR(深寬比）顯著小于溝槽中間的AR，見圖5。
[0053] 步驟6,用硅外延工藝對溝槽8填充具有第二導電類型（P型或N型，與第一導電類 型相反）的第二硅外延層9,如圖3 (f)所示。由于溝槽8兩端的AR較小，容易填充，這樣 就可以避免溝槽8兩端填充后殘留空洞的風險。
[0054] 步驟7,化學機械研磨，去除溝槽頂部的第二硅外延層9,如圖3 (g)所示。
[0055] 由于在溝槽8填充時，不僅在溝槽8內部會生長第二硅外延層9,在溝槽8頂部也 會生長第二硅外延層9,這些溝槽8頂部的第二硅外延層9是不希望保留的，所以要用化學 機械研磨去除溝槽8頂部的第二硅外延層9,同時對溝槽8頂部進行平坦化。
[0056] 步驟8,后續用常規M0SFET工藝形成P形基區、N型源區、柵極介質層、柵極、絕緣 介質層、正面金屬電極、硅片減薄和背面金屬電極等，最后形成圖6所示的超級結器件。
[0057] 實施例2
[0058] 本實施例的交替排列的P型和N型半導體薄層的形成方法同實施例1，所不同的 是，在溝槽形成區域兩端分別用兩條光刻膠將長條形區域的每一端平均分割成3個形狀相 同的溝槽區域，如圖7所示，這樣，刻蝕后就形成6個第二溝槽(見圖8)，濕法刻蝕去除氧化 硅后，這6個第二溝槽和第一溝槽一起合并成一個溝槽。最后形成的超級結器件結構如圖 6所示。
【權利要求】
1. 形成交替排列的P型和N型半導體薄層的方法，其特征在于，包括以下步驟： 1) 在半導體襯底上依次生長硅外延層和介質膜； 2) 涂布光刻膠，定義出溝槽形成區域；所述溝槽形成區域呈長條形，兩端分別被一條以 上光刻膠平均分割成兩個以上形狀相同的溝槽區域； 3) 光刻和干法刻蝕，使溝槽形成區域中間形成第一溝槽，溝槽形成區域兩端分別形成 兩個以上形狀相同的第二溝槽；所述第二溝槽的寬度小于第一溝槽寬度的一半，第二溝槽 的深度小于第一溝槽的深度； 4) 去除光刻膠和介質膜，對溝槽表面和側壁進行熱氧化，使相鄰的兩個第二溝槽之間 的娃外延層完全轉化為氧化娃； 5) 濕法刻蝕，完全去除氧化硅，使第一溝槽和第二溝槽合并為一個溝槽； 6) 在步驟5)所形成的溝槽內填充導電類型與步驟1)的硅外延層相反的硅外延層。
2. 根據權利要求1所述的方法，其特征在于，所述介質膜包括氧化硅、氮化硅或氫氧化 硅中的至少一種。
3. 根據權利要求1所述的方法，其特征在于，所述溝槽形成區域的長度在100微米以 上。
4. 根據權利要求1所述的方法，其特征在于，步驟2)，溝槽形成區域兩端用來分割溝槽 形成區域的光刻膠的寬度為0. 1?5微米，長度為5?50微米。
5. 根據權利要求1所述的方法，其特征在于，所述第一溝槽的寬度為1?10微米，深度 為10?100微米；所述第二溝槽的寬度為0. 4?4. 5微米，深度為7?80微米。
6. 根據權利要求1或5所述的方法，其特征在于，相鄰的兩個第二溝槽中間的硅外延層 的厚度在5微米以下。
7. 根據權利要求1所述的方法，其特征在于，所述熱氧化的溫度為800?1300°C，壓力 為常壓。
【文檔編號】H01L21/04GK104124140SQ201310145683
【公開日】2014年10月29日 申請日期:2013年4月24日 優先權日:2013年4月24日
【發明者】劉繼全 申請人:上海華虹宏力半導體制造有限公司