半導體器件制造方法
【專利摘要】本發明提供了一種晶體管制造方法，在常規刻蝕工藝形成源漏區域凹槽之后，采用原位刻蝕工藝處理所形成的源漏區域凹槽，修復了常規刻蝕對襯底晶格的損傷，并且，使源漏區域凹槽與溝道區相鄰的側壁出現{111}和/或{113}面并向溝道區延伸，從而有利于向溝道區提供更大的應力。同時，由于原位刻蝕工藝與外延工藝同在外延機臺內進行，大大壓縮源漏區域凹槽的形成工藝與外延工藝之間的等待時間，從而抑制界面氧化層的形成以及凹槽內壁對空氣中碳元素的吸附，減少了后續外延的缺陷源，還能夠避免常規工藝中為了去除自然氧化層及碳元素而采用的高溫過程對襯底中摻雜元素分布的影響。
【專利說明】
【技術領域】
[0001] 本發明涉及半導體器件制造方法領域，特別地，涉及一種外延形成晶體管源漏區 域的半導體器件制造方法。 半導體器件制造方法
【背景技術】
[0002] 自第一個晶體管誕生以來，集成電路在一系列的創新性工作的推動下一直以驚人 的速度發展。進入90nm節點后，應變硅技術成為一種通過抑制短溝道效應、提升載流子遷 移率來提高M0SFET器件性能的基本技術。與之相關的，STI (淺溝槽隔離）、SPT (側墻圖案 化技術）、源漏硅鍺嵌入、金屬柵應力、刻蝕停止層（CESL)等應力技術被相繼提出并整合。 對于PM0S器件，采用SiGe的源漏在進入90nm節點后逐漸被主流的CMOS廠商采用。具體 而言，采用干法刻蝕或者濕法刻蝕或者兩者的組合，在源漏區域形成源漏凹槽，之后，利用 外延生長SiGe的方法提供壓應力擠壓溝道，增加載流子遷移率，從而提高PM0S的性能。
[0003] 然而，在現有工藝中，刻蝕形成源漏凹槽后，凹槽內部表面上存在較多的損傷，這 對后續外延工藝會長生不良影響，進而導致引入的引力失效。因此，需要提供一種刻蝕以及 外延工藝組合，能夠形成具有期望應力的源漏區域。
【發明內容】
[0004] 針對目前源漏區域凹槽刻蝕以及外延存在的問題，本發明提出了一種半導體制造 方法，在常規源漏區域凹槽刻蝕之后，采用原位刻蝕與外延工藝，提供了具有期望應力值的 源漏區域。
[0005] 本發明提供一種半導體器件制造方法，其中，包括如下步驟：
[0006] 提供襯底，在所述襯底上形成隔離區域、柵極堆棧；
[0007] 對所述襯底進行刻蝕，形成源漏區域凹槽；
[0008] 將所述襯底轉移至外延機臺內，對所述源漏區域凹槽進行原位刻蝕工藝處理，使 得所述源漏區域凹槽與溝道區相鄰的側壁為所述襯底的{111}和/或{113}面，之后，在所 述源漏區域凹槽中，通過外延工藝形成源漏區域。
[0009] 在本發明的方法中，所述柵極堆棧包括柵極、柵絕緣層、柵極間隙壁。
[0010] 在本發明的方法中，對所述襯底進行刻蝕形成所述源漏區域凹槽采用干法刻蝕、 濕法刻蝕或者兩者的組合。
[0011] 在本發明的方法中，所述原位刻蝕工藝處理包括先后進行的預烘焙和原位刻蝕； 其中，預烘焙采用氣體為H2，或者為HC1和H2，原位刻蝕采用氣體為HC1和H2。
[0012] 在本發明的方法中，所述源漏區域的材料為SiGe。
[0013] 本發明的優點在于：在常規刻蝕工藝形成源漏區域凹槽之后，采用原位刻蝕工藝 處理所形成的源漏區域凹槽，一方面，修復了常規刻蝕對襯底晶格的損傷，從而保證了后續 外延工藝的質量，另一方面，使得源漏區域凹槽與溝道區相鄰的側壁出現111面并使側壁 向溝道區延伸，從而有利于向溝道區提供更大的應力；同時，由于原位刻蝕工藝與外延工 藝同在外延機臺內進行，大大壓縮源漏區域凹槽的形成工藝與外延工藝之間的等待時間， 從而抑制界面氧化層的形成以及凹槽內壁對空氣中碳元素的吸附，減少了后續外延的缺陷 源，還能夠避免常規工藝中為了去除自然氧化層及碳元素而采用的高溫過程對襯底中摻雜 元素分布的影響。
【專利附圖】
【附圖說明】
[0014] 圖1-4本發明的半導體器件制造方法流程及其結構示意圖。
【具體實施方式】
[0015] 以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是 示例性的，而并非要限制本發明的范圍。此外，在以下說明中，省略了對公知結構和技術的 描述，以避免不必要地混淆本發明的概念。
[0016] 本發明提供一種半導體器件制造方法，在常規刻蝕工藝之后，使用原位刻蝕工藝 對源漏區域凹槽進行處理，其制造流程參見附圖1-4。
[0017] 首先，參見附圖1，提供襯底1，在襯底1上形成隔離區域2、柵極堆棧。本發明中 的襯底1可以是經過了至少一步工藝加工的襯底，其材料優選為單晶體硅，另外，可選其他 單晶半導體材料，例如GaN，GaAs，Ge等。隔離區域2將不同晶體管隔離，例如為STI (淺溝 槽隔離）結構，其形成工藝主要包括：對襯底1進行刻蝕，形成淺溝槽，接著，填充絕緣介質， 并進行平坦化。柵極堆棧包括柵極4、柵絕緣層3、柵極間隙壁5。其中，柵極4是金屬或金 屬化合物柵極，例如如TiN，TaN，W等。柵絕緣層3為Si0 2或高K柵絕緣材料，例如Zr02， La203, LaAI03, Ti02, Η--2 等。柵極間隙壁 5 為 Si02 或 Si3N4。
[0018] 接著，參見附圖2,對襯底1進行刻蝕，形成源漏區域凹槽6。其中，刻蝕工藝采用 干法刻蝕、濕法刻蝕或者兩者的組合。經過該刻蝕步驟，源漏區域凹槽6的內部表面通常會 存在刻蝕損傷。
[0019] 接著，參見附圖3,將襯底1轉移至外延機臺內，對源漏區域凹槽6進行原位刻蝕工 藝處理，使得源漏區域凹槽6與溝道區相鄰的側壁7為所述襯底的{111}和/或{113}面， 之后，參見附圖4,在源漏區域凹槽6中，通過外延工藝形成源漏區域8。在形成源漏區域凹 槽6之后，將襯底轉移至外延機臺內，進行原位刻蝕（in-situ etch)工藝處理。原位刻蝕 工藝處理包括首先進行的預烘焙（prebake)工藝，所采用的氣體為H2，或者此1和!1 2，在采 用HC1和H2進行預烘焙時，可以提高氧化硅去除的效率；在預烘焙之后，進行原位刻蝕，所 采用的氣體為HC1和H 2, H2的流量為10-1000sccm，優選為20-200, HC1的流量為1-100,優 選為l-20sccm,通常情況下,HC1的流量遠小于H2的流量，例如小于!1 2流量的十分之一。通 過原位刻蝕工藝處理，源漏區域凹槽6與溝道區相鄰的側壁7最終形成為襯底1的111面； 并且，由于處理后側壁7相比之前的凹槽側壁更加向溝道區延伸，這樣，進一步縮短了溝道 區長度，隨后形成的源漏區域也距離柵控制的溝道區更近，更有利于提供應力。同時，原位 刻蝕工藝處理能夠消除凹槽形成過程中的刻蝕損傷，有利于隨后外延工藝的進行。接著，參 見附圖4,在進行原位刻蝕工藝處理之后，同樣在外延機臺內，進行源漏區域外延工藝，形成 源漏區域8,其材料優選為SiGe，用以向溝道區域提供應力，以提高溝道區域載流子的遷移 率，提1?晶體管性能。
[0020] 在本發明中，在常規刻蝕工藝形成源漏區域凹槽之后，采用原位刻蝕工藝處理所 形成的源漏區域凹槽，一方面，修復了常規刻蝕對襯底晶格的損傷，從而保證了后續外延工 藝的質量，另一方面，使得源漏區域凹槽與溝道區相鄰的側壁出現111面并使側壁向溝道 區延伸，從而有利于向溝道區提供更大的應力。同時，由于原位刻蝕工藝與外延工藝同在外 延機臺內進行，大大壓縮源漏區域凹槽的形成工藝與外延工藝之間的等待時間，從而抑制 界面氧化層的形成以及凹槽內壁對空氣中碳元素的吸附，減少了后續外延的缺陷源，還能 夠避免常規工藝中為了去除自然氧化層及碳元素而采用的高溫過程對襯底中摻雜元素分 布的影響。
[0021] 以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說 明的目的，而并非為了限制本發明的范圍。本發明的范圍由所附權利要求及其等價物限定。 不脫離本發明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落 在本發明的范圍之內。
【權利要求】
1. 一種半導體器件制造方法，其中，包括如下步驟： 提供襯底，在所述襯底上形成隔離區域、柵極堆棧； 對所述襯底進行刻蝕，形成源漏區域凹槽； 將所述襯底轉移至外延機臺內，對所述源漏區域凹槽進行原位刻蝕工藝處理，使得所 述源漏區域凹槽與溝道區相鄰的側壁為所述襯底的{111}和/或{113}面，之后，在所述源 漏區域凹槽中，通過外延工藝形成源漏區域。
2. 根據權利要求1所述的方法，其特征在于，所述柵極堆棧包括柵極、柵絕緣層、柵極 間隙壁。
3. 根據權利要求1所述的方法，其特征在于，對所述襯底進行刻蝕形成所述源漏區域 凹槽采用干法刻蝕、濕法刻蝕或者兩者的組合。
4. 根據權利要求1所述的方法，其特征在于，所述原位刻蝕工藝處理包括先后進行的 預烘焙和原位刻蝕。
5. 根據權利要求4所述的方法，其特征在于，其中，預烘焙采用氣體為H2，或者為HC1和 H2，原位刻蝕采用氣體為HC1和H2。
6. 根據權利要求1所述的方法，其特征在于，所述源漏區域的材料為SiGe。
【文檔編號】H01L21/336GK104124162SQ201310144116
【公開日】2014年10月29日 申請日期:2013年4月23日 優先權日:2013年4月23日
【發明者】秦長亮, 尹海洲, 王桂磊, 殷華湘, 李俊峰, 趙超 申請人:中國科學院微電子研究所