以后圖案化處理形成集成電路的方法
【專利摘要】本發明提供一種以后圖案化處理形成集成電路的方法，其中，提供數種用于形成集成電路的方法。在一具體實施例中，形成集成電路的一種方法包含下列步驟：形成覆于基底襯底上的低介電常數介電層。圖案化在該低介電常數介電層上面的蝕刻掩膜。通過該蝕刻掩膜，蝕刻凹處進入該低介電常數介電層以暴露在該凹處內的凹陷表面。在蝕刻后，退火該低介電常數介電層及該基底襯底。在退火環境中進行退火，例如在提供該退火環境的退火爐中。使凹陷表面暴露于該退火環境。在退火后，沉積導電材料于該凹處中以形成嵌入電性互連。
【專利說明】以后圖案化處理形成集成電路的方法
【技術領域】
[0001]本發明大體涉及集成電路的形成方法，且更特別的是，涉及在凹處形成后，用于處理凹處(例如，溝槽及/或通孔)中的凹陷表面的技術。
【背景技術】
[0002]集成電路已成為電子裝置效能加速進步的關鍵，其使得裝置尺寸可縮小而不犧牲效能。與使用離散晶體管的設計相反地，電子裝置已廣泛采用集成電路，因為集成電路可支持各種性能。例如，集成電路容易量產，大體有優異的可靠性，以及使得電路設計可用搭積木法(building-block approach)。
[0003]集成電路大體包含含有裝置(例如，晶體管)配置于其中的半導體襯底。事實上，現代集成電路可能包含數百萬個配置于其中的晶體管。有介電材料層形成于半導體襯底上。另外，集成電路中的裝置的電性連接都形成于介電材料層中。特別是，許多層級及形式為嵌入電性互連(例如，銅線及點)的互連路由(interconnect routing)大體都嵌入介電材料層以連接集成電路里面的裝置。每一層級的互連路由通過介電材料(在本【技術領域】中被稱作層間電介質(ILD))與緊鄰的層級隔開。相鄰層級的互連路由可嵌入不同的ILD層，以及將互連路由配置成可確保介電材料可分離相鄰的互連路由。
[0004]為了選擇性地連接相鄰層級的互連路由，以及也為了在集成電路中形成其它結構，大體使用連續的圖案化技術用來形成上覆基底襯底的介電材料層，該基底襯底可為包含相鄰層級的互連路由的介電材料層或可為包含電性接觸供其中的裝置用的半導體襯底。然后，形成及圖案化蝕刻掩膜于介電材料層上面，以及蝕刻掩膜中的圖案化間隙(patterned gap)是選擇性地暴露介電材料層的表面。然后,用掩膜及蝕刻的多個循環(這取決于待蝕刻穿過的介電層的數目與類型，也取決于介電材料層中的通孔及溝槽的所欲組構)，通過蝕刻掩膜的圖案化間隙，蝕刻進入介電材料層的凹處。由于蝕刻，底層襯底中的互連路由或電性接觸的表面可在通孔中暴露。然后，去除蝕刻掩膜以及沉積材料于通孔及溝槽(例如，導電材料或其它類型的可沉積材料)中以在介電材料層內形成嵌入特征。在沉積材料有導電性時，形成于通孔及溝槽中的嵌入特征可為新的互連路由層級，以及在底層襯底中可進一步用來互連相鄰層級的互連路由或電性接觸。可重復圖案化技術用來形成后續的介電材料層。
[0005]盡管能夠量產集成電路，但集成電路內的小瑕疵仍可能導致裝置不能操作或無效率。例如，雖然現代圖案化技術是穩健的，然而所述圖案化技術可能損傷某些介電材料，例如多孔低介電常數或超低介電常數介電層。所述圖案化技術也可能形成溝槽及/或通孔內的雜質。例如，蝕刻殘留物可能因蝕刻圖案化技術而留在溝槽中，及/或可能形成氧化物于通孔內的暴露導電表面上。通孔中的暴露導電表面的長期環境暴露也可能導致形成氧化物。溝槽及/或通孔中的雜質會影響后續特征在溝槽及/或通孔中的形成。
[0006]已有人研究圖案化處理，例如氫、氦、胺及甲烷等離子蝕刻技術，以去除因圖案化技術而形成的雜質。不過，通過提高介電材料的介電常數值，此類圖案化處理仍可能負面影響某些低介電常數及超低介電常數介電材料。例如，當某些低介電常數及超低介電常數介電材料(例如，碳摻雜氧化硅(SiOCH))暴露于圖案化等離子蝕刻時，它的碳可能耗盡，從而導致介電材料的介電常數值不合意地增加。
[0007]因此，形成集成電路的方法最好能利用替代圖案化處理去除因圖案化技術而形成的雜質，或修補在圖案化時造成的介電材料損傷，同時對于介電材料，最小化由涉及使用等離子的現有圖案化處理造成的負面影響。此外，由以下結合附圖及【背景技術】的詳細說明和隨附權利要求書可明白查明的其它合意特征及特性。
【發明內容】
[0008]提供數種用于形成集成電路的方法。在一具體實施例中，形成集成電路的一種方法包含下列步驟:形成覆于基底襯底上的低介電常數介電層。圖案化在該低介電常數介電層上面的蝕刻掩膜。通過該蝕刻掩膜，蝕刻凹處進入該低介電常數介電層以暴露在該凹處內的凹陷表面。在蝕刻后，退火該低介電常數介電層及該基底襯底。退火是在無等離子的退火環境中進行，以及該退火環境有至少約100°c的溫度。該凹陷表面暴露于該退火環境。在退火后，沉積導電材料于該凹處中以形成嵌入電性互連。
[0009]在另一具體實施例中，形成集成電路的一種方法包含下列步驟:形成覆于基底襯底上的低介電常數介電層。圖案化在該低介電常數介電層上面的蝕刻掩膜。通過該蝕刻掩膜，蝕刻凹處進入該低介電常數介電層以暴露在該凹處內的凹陷表面。在蝕刻該凹處后，將其上有該低介電常數介電層的該基底襯底導入退火爐。該退火爐提供退火環境。暴露該凹陷表面于該退火環境。在退火后，沉積導電材料于該凹處中以形成嵌入電性互連。
[0010]在另一具體實施例中，形成集成電路的一種方法包含下列步驟:形成覆于基底襯底上的介電層。圖案化在該介電層上面的蝕刻掩膜。通過該蝕刻掩膜，蝕刻凹處進入該介電層以暴露在該凹處內的凹陷表面。在蝕刻該凹處后，將其上有該介電層的該基底襯底導入退火爐。該退火爐提供退火環境。暴露該凹陷表面于該退火環境。在退火后，形成至少一個上覆層于該介電層上面。由該介電層在該凹處外的表面去除該至少一個上覆層的數個部分以在凹處內形成嵌入特征。
【專利附圖】
【附圖說明】
[0011]以下用附圖描述本發明，其中類似的組件用相同的組件符號表示。
[0012]圖1的示意側視截面圖圖標形成于基底襯底上的介電層；
[0013]圖2的示意側視截面圖根據一具體實施例圖標圖1的介電層上面的圖案化蝕刻掩膜，其中，該蝕刻掩膜有兩個圖案化間隙以及通過蝕刻掩膜中的圖案化間隙蝕刻于介電層中的凹處；
[0014]圖3的不意側視截面圖根據一具體實施例圖標其上有介電層的基底襯底(如圖2所示)，其導入退火爐；
[0015]圖4的示意側視截面圖圖標其上有介電層的基底襯底(如圖3所示)，其中凹處是填滿導電材料以形成嵌入電性互連；
[0016]圖5的不意側視截面圖圖標其上有介電層的基底襯底(如圖4所不)，其中，有覆蓋層形成于介電層及嵌入電性互連上面；[0017]圖6的示意側視截面圖根據另一具體實施例圖標圖案化于圖1的介電層的蝕刻掩膜，其中，該蝕刻掩膜有兩個圖案化間隙以及通過蝕刻掩膜中的圖案化間隙蝕刻于介電層中的凹處；
[0018]圖7的不意側視截面圖根據一具體實施例圖標其上有介電層的基底襯底(如圖6所示)，其導入退火爐；以及
[0019]圖8的示意側視截面圖根據一具體實施例制備的一集成電路具體實施例。
【具體實施方式】
[0020]以下的詳細說明在本質上只是用來示范說明而不是用來限制本發明或本發明的應用及用途。此外，希望不受【背景技術】或實施方式中所呈現的任何理論約束。
[0021]在此提供數種用于形成集成電路的方法。所述方法包括:圖案化及蝕刻凹處于在形成集成電路期間覆于基底襯底上的介電層中，以及進一步包括:在蝕刻該凹處后，將其上有該介電層的該基底襯底導入退火環境，例如退火爐所提供的退火環境。凹陷表面都暴露于該退火環境，以及在該退火環境中進行的退火是修復凹處中由圖案化及蝕刻造成的損傷及/或雜質形成物。通過修復凹處中的損傷及/或雜質形成物，可增強在凹處中適形形成上覆層于介電層上，藉此最小化電阻-電容(RC)延遲與時間相依柵極氧化物崩潰(TDDB)，同時對于凹處形成于內的介電層的介電常數值，也最小化其影響。
[0022]此時，用圖1至圖5描述形成集成電路10的方法示范具體實施例。參考圖1，提供基底襯底12，如下文所詳述的，其上形成介電層16。基底襯底12沒有特別限制而且可為有介電層16形成于其上的任何襯底。如圖1所示，基底襯底12可包含至少一個嵌入電性接觸14，以及盡管未圖標，可包含配置于基底襯底12中的數百萬個嵌入電性接觸14。在這點上，可用例如小于lxlO—6毫米的公差與小于I毫米的特征尺寸形成有納米級尺寸的嵌入電性接觸14。基底襯底12可為其中配置至少一個嵌入電性接觸14的底層介電襯底，如圖1所示。或者，如圖8所示，基底襯底12可為底層半導體襯底，其包含具有與裝置60電性通訊的至少一個嵌入電性接觸14的裝置60 (例如，晶體管、電容器、電阻器或其類似物)。此夕卜，基底襯底12可包含多個裝置60，以及描述于本文的方法可應用于晶圓級封裝和晶粒級封裝。或者，基底襯底12可為無嵌入電性接觸14配置于其中者以及可為介電材料層可形成其上的任何襯底。
[0023]如上述以及也如圖1所示，形成覆于基底襯底12上的介電層16。介電層16包含第一介電材料。在一具體實施例中，該第一介電材料可為低介電常數或超低介電常數材料。如本文所指，“低介電常數”材料也涵蓋超低介電常數，極低介電常數，或為本【技術領域】所習知的任何其它低介電常數材料，這些材料特別有用于集成電路的介電層。在一具體實施例中，低介電常數介電層16包含氧化物，例如氧化硅。在另一具體實施例中，低介電常數介電層16為多孔低介電常數介電層16。例如,多孔低介電常數介電層16可包含碳摻雜氧化娃。描述于本文的方法可特別應用于碳摻雜氧化娃介電層16,因為介電層16的碳耗盡(carbondepletion)為用來修復凹處中的雜質形成物的現有技術的關注點，以及因為描述于本文的方法可實質避免碳摻雜氧化娃介電層16的碳耗盡。
[0024]在一具體實施例中，盡管未圖標，但介電層16可直接配置于基底襯底12的表面上。在另一具體實施例中，如圖1所示，在形成覆于基底襯底12上的介電層16前，形成至少一個底層介電層18于基底襯底12上面。至少一個底層介電層18可為抵抗蝕刻的蝕刻終止層以便防止介電層16的蝕刻散播到下層。在這點上，至少一個底層介電層18在第一介電材料為氧化硅的情形下可由與第一介電材料不同的介電材料形成，例如氮化硅或碳化硅。通過等離子增強化學氣相沉積(PECVD)，可沉積氮化硅或碳化硅。或者，盡管未圖標，該至少一個底層介電層可包含含有互連路由的層間介電層的另一層級。盡管圖1未圖標，在形成介電層16后以及在進行如以下所詳述的后續圖案化前，可形成至少一個上覆介電層(例如，TEOS層)于介電層16上面。通過習知技術(例如，化學氣相沉積(CVD))，可形成該至少一個上覆介電層。上述諸層的組構，包括蝕刻終止層18、如本文所述的介電層16、以及TEOS層，均為集成電路設計的技藝所習知。
[0025]示范方法以蝕刻凹處24進入介電層16繼續，如圖2所示。請參考圖2，微影制程用來蝕刻凹處24進入介電層16，在圖2的具體實施例中，其是溝槽24。特別是，如圖2所示，用有至少一個圖案化間隙22的蝕刻掩膜20，圖案化在介電層16上面的蝕刻掩膜20，該至少一個圖案化間隙22是選擇性地暴露介電層16的表面使得通過至少一個圖案化間隙22可用合適蝕刻劑32蝕刻介電層16。應了解，蝕刻掩膜20中可具有數百萬個圖案化間隙22。如同可配置于基底襯底12中的嵌入電性接觸14，可形成有納米級尺寸的圖案化間隙22。基于待通過圖案化間隙22蝕刻于介電層16的凹處的組構，可將蝕刻掩膜20的至少一個圖案化間隙22組構成有任何圖案。通過習知微影技術可形成蝕刻掩膜20，例如負或正光學微影技術。雖然蝕刻掩膜20可直接配置于介電層16上，然而應了解，該至少一個上覆介電層可配置于蝕刻掩膜20和介電層16間。
[0026]然后，通過蝕刻掩膜20，特別是通過蝕刻掩膜20的至少一個圖案化間隙22，蝕刻凹處24進入介電層16以暴露凹處24內的凹陷表面26。如本文所指，凹陷表面26為凹處24中因蝕刻而暴露的任何表面。如圖2的具體實施例所不，凹陷表面26包含在介電層16內；不過，應了解，在其它具體實施例中，當凹處24被蝕刻穿過多個介電層時，凹陷表面26可能在凹處24中延伸越過多個介電層。應了解，取決于待蝕刻穿過的層以形成凹處24的數目及類型，可進行多次蝕刻循環。在圖標于圖2的具體實施例中，蝕刻凹處24包括蝕刻溝槽24進入介電層16 (特別是，圖2圖標蝕刻進入介電層16的兩個溝槽24)，以及介電層16為凹處的唯一蝕入層。基于特定的第一介電材料(或視需要配置于蝕刻掩膜20上以及將會被蝕穿的其它層的材料)，使用適當的蝕刻劑32，用適當的蝕刻技術可進行蝕刻。例如，當第一介電材料為氧化物(例如，碳摻雜氧化硅)時，可使用氧化物蝕刻劑32。合適氧化物蝕刻劑32實施例包括但不受限于:CHF3、CF4或SF6。雖然不限制特定的蝕刻技術，然而凹處24的蝕刻可通過干蝕刻技術(也被本【技術領域】稱作等離子蝕刻技術)。
[0027]在一具體實施例中以及如圖2所示，在此凹處24是圖標為介電層16的溝槽24，凹陷表面26圖標成含有由蝕刻所致的蝕刻殘留物30。蝕刻殘留物30的化學組成物與介電層16不同，以及可能有聚合性。蝕刻殘留物30的存在可能造成凹陷表面26的形貌不平，從而通過產生間隙而影響后續形成于凹處24的特征。雖然蝕刻殘留物30經常因蝕刻而出現，但描述于本文的方法不需要存在于凹陷表面26的蝕刻殘留物30，以及凹陷表面26中有無蝕刻殘留物30不必修改如本文所述的方法。
[0028]在蝕刻進入介電層16的凹處24后，該示范方法繼續將有介電層16在其上的基底襯底12導入退火環境34,其中，凹陷表面26暴露于退火環境34。通過暴露凹陷表面26于退火環境34，可有效去除存在于凹陷表面26的任何蝕刻殘留物30，從而避免由于有蝕刻殘留物30而對于接觸電阻的任何影響。此外，在介電層16包含多孔低介電常數介電材料(例如，碳摻雜氧化硅)的情形下，去除蝕刻殘留物30可逆轉介電層16由于有蝕刻殘留物30而造成孔隙率(porosity)的減少。不過,應了解,凹陷表面26中存在蝕刻殘留物30不是導入有介電層16在其上的基底襯底12至退火環境34內的先決條件。例如，在蝕刻清洗可能導入水分至凹陷表面26上或在制造階段間的長時間等待而造成凹陷表面26吸收水分的情形下，導入有介電層16在其上的基底襯底12至退火環境34內，以及凹陷表面26暴露于退火環境34，可有效地減少凹陷表面26上的水分。
[0029]“退火環境”意指溫度加高的環境，其中，視需要存在惰性氣體及/或還原性氣體(reducing gas)。在一具體實施例中，退火環境34有至少約100°C的溫度,例如由約100至約400°C，或由約250至約350°C，或由約300至約350°C。在另一具體實施例中，退火環境34無等離子，也就是，無離子化氣體。例如，在一具體實施例中以及如圖3所示，將介電層16導入退火爐36，以及退火爐36提供退火環境34。如本文所述，“退火爐”指有隔離內室38及可進出有介電層16在其上的基底襯底12的組件，其具有分離隔離室38與周遭環境的至少一些結構(例如，幕、門、蓋、壁或其類似物)。退火爐36可專門只用來進行退火，或可整合成在里面可進行多種制造技術的單一晶圓室，然而使用專門只用來進行退火的退火爐36可能有較高的產能以及比較容易避免污染。退火爐36所提供的退火環境34大體在溫度、升溫速度(temperature ramp)、壓力及升壓速度方面有彈性及穩定性。以此方式,容易控制退火爐36所提供的退火環境34，這對于與形成集成電路有關的敏感操作是理想的。與執行于裝置層級的局部退火相反，退火爐36也提供實質均勻的溫度分布給可能為整個半導體晶圓片的整個襯底。應了解，退火環境34不必局限于由如本文所述的退火爐36提供的。例如，盡管未圖標，有介電層16在其上的基底襯底12的退火可用另一局部加熱源，其提供溫度至少約有100°C的無等離子退火環境34，但是退火環境34與周遭環境不實際分離。退火環境34的壓力沒有特別限制。
[0030]應了解，有介電層16在其上的基底襯底12在退火環境34中的停留時間沒有特別限制以及在退火環境34中為可有效去除至少一些蝕刻殘留物30的任何時間長度。在一具體實施例中，基底襯底12在退火環境34中的停留時間約有2分鐘至約2小時，例如約25分鐘。
[0031]在導入有介電層16在其上的基底襯底12至退火環境34內后，凹處24填滿上覆材料。例如，在一具體實施例中以及如圖4所不,形成至少一個上覆層40、42于介電層16(包括凹處24)上面，接著例如通過化學機械平坦化(CMP)，由介電層16在凹處24外的表面去除至少一個上覆層40、42的部分以在凹處24內形成嵌入特征44。該上覆材料沒有特別限制，可形成多個上覆層40、42。例如，在一具體實施例中，一個上覆層40包含導電材料，以及在退火后沉積該導電材料于凹處24中以形成嵌入特征44作為嵌入電性互連44。該導電材料沒有特別限制而且可為金屬，例如銅、鎢、鈦或彼等的組合。不過，應了解，也可使用習知使用于集成電路的其它導電材料，例如氮化鈦。視需要以及如圖4所示，另一上覆層42包含與該導電材料不同的阻障層材料，例如但不限于:鉭及/或氮化鉭，以及在退火后以及在沉積導電材料于凹處24中前，沉積阻障層材料于凹處24中以形成該另一上覆層42在凹處24中作為阻障層42。當阻障層42存在時，沉積該導電材料于凹處24中的阻障層42上面以形成嵌入電性互連44。
[0032]在形成嵌入電性互連44后，在介電層16及嵌入電性互連44上面可額外形成數層。例如，在一具體實施例中以及如圖5所示，形成覆蓋層46、48于嵌入電性互連44及阻障層42上面以進一步形成與集成電路的制造一致的集成電路10。
[0033]此時，用圖1及圖6至圖8描述形成集成電路110的另一方法具體實施例。此方法具體實施例包括:用與上述相同的方式以及如圖1所示，形成覆于基底襯底12上的介電層
16。也可用與上述相同的方式進行蝕刻掩膜20的圖案化和蝕刻，但是在此具體實施例中，蝕刻凹處124的步驟包括蝕刻穿過介電層16的通孔124。如圖6所示，基底襯底12包含配置于其中的嵌入電性接觸14，以及蝕刻穿過在配置于基底襯底12中的嵌入電性接觸14上面的低介電常數介電層16的通孔124，以暴露通孔124中為凹陷表面26的一部分的嵌入電性接觸14的表面50。應了解，與上述溝槽24在另一方法具體實施例中的蝕刻相反，此具體實施例圖標通孔124的蝕刻是為了描述通孔蝕刻對溝槽蝕刻的獨特挑戰。也應了解，實際上，溝槽24與通孔124的組合可各自蝕刻進入或穿過介電層16，以及用于圖案化及蝕刻溝槽24及通孔124的技術可同時或在個別的階段中進行。
[0034]在一具體實施例中以及如圖6所示，在此圖標凹處24為穿過介電層16的通孔124，圖標含有殘留物130的凹陷表面26，特別是在凹處24中露出成為凹陷表面26的一部分的嵌入電性接觸14的表面50。殘留物130可包含因蝕刻而存在的蝕刻殘留物，如上述。替換地或除蝕刻殘留物以外，圖標于此具體實施例的殘留物130可包含因嵌入電性接觸14的表面50暴露于環境而形成的金屬氧化物。嵌入電性接觸14的表面50存在殘留物130可能導致凹陷表面26的形貌不平，以及當殘留物130包含金屬氧化物時，與嵌入電性接觸14的表面50沒有金屬氧化物的情形相比，可能進一步造成有較高的電阻率。因暴露于環境而形成的金屬氧化物與長隊列時間有關連，這在暴露嵌入電性接觸14的表面50的不同制造階段可能發生。導入有介電層16在其上的基底襯底12至退火環境34內可提供隊列時間彈性，因為在進一步加工前通過短暫導入有介電層16在其上的基底襯底12至退火環境34內可逆轉長隊列時間的影響。
[0035]可將有介電層16在其上的基底襯底12導入退火環境34,其方式與上述相同，以及如圖7所示。不過，在此具體實施例中，退火環境34中有還原性氣體可協助去除凹陷表面26的金屬氧化物。合適還原性氣體包括但不受限于:氫、氨、以及包含甲烷及有通式CxHy的其它氣體的烴類氣體。當介電層16包含碳摻雜氧化硅時，應了解，可修改停留時間、溫度及氣體組成物以最大化金屬氧化物的去除同時最小化碳摻雜氧化硅的潛在碳耗盡。圖8圖標用與上述相同的方式在凹處24填充上覆材料后以及在形成覆蓋層46、48于介電層16及嵌入電性互連44上面后的此具體實施例的集成電路110。圖8也圖標基底襯底12中的裝置60 (例如，晶體管)，其中，基底襯底12中的嵌入電性接觸14是與晶體管關連。在覆蓋層46,48中形成附加嵌入互連54的方式可與形成嵌入電性互連44的相同，如圖8所示。
[0036]盡管在以上的詳細說明中已提出至少一個示范具體實施例，但應了解，仍存在許多變體。也應了解，該或所述示范具體實施例只是實施例，而且不希望以任何方式來限定本發明的范疇、應用范圍、或組構。相反地，上述詳細說明是要讓本領域技術人員有個方便的發展藍圖用來具體實作本發明的示范具體實施例。應了解，描述于示范具體實施例的組件功能及配置可做出不同的改變而不脫離如隨附權利要求書所述的本發明范疇。
【權利要求】
1.一種形成集成電路的方法，該方法包含: 形成覆于基底襯底上的低介電常數介電層； 圖案化在該低介電常數介電層上方的蝕刻掩膜； 通過該蝕刻掩膜，蝕刻進入該低介電常數介電層的凹處，以暴露在該凹處內的凹陷表面； 在蝕刻后，退火該低介電常數介電層及該基底襯底，其中，在溫度至少約有100°c的無等離子退火環境中以及在該凹陷表面暴露于該退火環境下進行退火；以及在退火后，沉積導電材料于該凹處中，以形成嵌入電性互連。
2.根據權利要求1所述的方法，其中，退火是在提供該退火環境的退火爐中進行。
3.根據權利要求2所述的方法，進一步包括:在蝕刻該凹處后，將其上具有該低介電常數介電層的該基底襯底導入該退火爐。
4.根據權利要求1所述的方法，其中，該退火環境包含選自惰性氣體或還原性氣體的氣體，以及其中，退火是在包含該氣體的該退火環境中進行。
5.根據權利要求1所述的方法，其中，該低介電常數介電層包含多孔低介電常數介電層，以及其中，該凹處被蝕刻進入該多孔低介電常數介電層。
6.根據權利要求5所述的方法,其中，該多孔低介電常數介電層包含碳摻雜氧化娃，以及其中，該凹處被蝕刻進入該碳摻雜氧化硅層。
7.根據權利要求1所述的方法，進一步包括:在形成該低介電常數介電層前，在基底襯底上方形成至少一個底層介電層。
8.根據權利要求1所述的方法，其中，蝕刻該凹處包括:蝕刻進入該低介電常數介電層的溝槽及/或延伸穿過該低介電常數介電層的通孔。
9.根據權利要求8所述的方法，其中，蝕刻該凹處包括:蝕刻該溝槽進入該低介電常數介電層，其中，該凹陷表面包含化學組成物與該低介電常數介電層不同的蝕刻殘留物。
10.根據權利要求8所述的方法，其中，蝕刻該凹處包括:蝕刻穿過該低介電常數介電層的該通孔。
11.根據權利要求10所述的方法，其中，該基底襯底包含配置于其中的嵌入電性接觸，以及其中，該通孔被蝕刻穿過在配置于該基底襯底中的該嵌入電性接觸上方的該低介電常數介電層，以暴露該嵌入電性接觸在該通孔中的表面，作為該凹陷表面的一部分。
12.根據權利要求11所述的方法，其中，該退火環境包含還原性氣體，以及其中，退火是在包含該還原性氣體的該退火環境中進行。
13.根據權利要求1所述的方法，進一步包括:在退火后以及在沉積該導電材料于該凹處內前，沉積阻障材料于該凹處內，以形成阻障層于該凹處中，其中，該阻障材料與該導電材料不同。
14.根據權利要求13所述的方法，進一步包括:形成覆蓋層于該嵌入電性互連及該阻障層上方。
15.—種形成集成電路的方法，該方法包含: 形成覆于基底襯底上的低介電常數介電層； 圖案化在該低介電常數介電層上方的蝕刻掩膜； 通過該蝕刻掩膜，蝕刻進入該低介電常數介電層的凹處，以暴露在該凹處內的凹陷表面； 在蝕刻該凹處后，將其上具有該低介電常數介電層的該基底襯底導入退火爐，其中，該退火爐提供退火環境，且該凹陷表面暴露于該退火環境；以及 在退火后，沉積導電材料于該凹處中，以形成嵌入電性互連。
16.根據權利要求15所述的方法，其中，該退火環境具有至少約100°C的溫度，以及其中，將其上具有該低介電常數介電層的該基底襯底導入具有至少約100°C的溫度的該退火環境。
17.根據權利要求15所述的方法，其中，該退火環境包含選自惰性氣體或還原性氣體的氣體，以及其中，將其上具有該低介電常數介電層的該基底襯底導入包含該氣體的該退火環境。
18.根據權利要求17所述的方法，其中，該退火環境無等離子，以及其中，將其上具有該低介電常數介電層的該基底襯底導入包含該氣體以及無等離子的該退火環境。
19.根據權利要求15所述的方法，其中，進一步將該低介電常數介電層定義為包含碳摻雜氧化硅的多孔低介電常數介電層，以及其中，該凹處被蝕刻進入該碳摻雜氧化硅層。
20.一種形成集成電路的方法，該方法包含: 形成覆于基底襯底上的介電層； 圖案化在該介電層上方的蝕刻掩膜； 通過該蝕刻掩膜，蝕刻進入、該介電層的凹處，以暴露在該凹處內的凹陷表面； 在蝕刻該凹處后，將其上具有該介電層的該基底襯底導入退火爐，其中，該退火爐提供退火環境以及該凹陷表面是暴露于該退火環境； 以及 在退火后，形成至少一個上覆層于該介電層上方； 由該介電層在該凹處外的表面去除該至少一個上覆層的數個部分，以在該凹處內形成嵌入特征。
【文檔編號】H01L21/768GK103579094SQ201310143184
【公開日】2014年2月12日 申請日期:2013年4月23日 優先權日:2012年7月18日
【發明者】B·欣策, F·孔希茨基, U·斯托克頓 申請人:格羅方德半導體公司