具有垂直溝道晶體管的半導體器件及其制造方法

具有垂直溝道晶體管的半導體器件及其制造方法
【專利摘要】本發明公開了一種制造半導體器件的方法。所述方法包括：形成掩埋有多個掩埋位線的多個半導體本體線，所述多個半導體本體線由多個溝槽分隔開；形成填充所述多個溝槽中的每個溝槽的填充層；在所述多個半導體本體線和填充層上形成導電層；以及通過刻蝕導電層，在所述多個半導體本體線上形成多個半導體柱體。
【專利說明】具有垂直溝道晶體管的半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年7月4日提交的申請號為10-2012-0072782的韓國專利申請的優先權，其全部內容通過引用合并于此。
【技術領域】
[0003]本發明的示例性實施例涉及一種半導體器件，更具體而言涉及一種具有垂直溝道晶體管的半導體器件及其制造方法。
【背景技術】
[0004]大部分的半導體器件包括晶體管。例如，在諸如DRAM的存儲器件中，存儲器單元包括諸如MOSFET的單元晶體管。通常，在MOSFET中，在半導體襯底中形成源極區域和漏極區域，以及在源極區域與漏極區域之間形成平面溝道。這種MOSFET通常稱為“平面溝道晶體管”。
[0005]隨著集成度和性能不斷改善，MOSFET制造技術已達到物理極限。例如，隨著存儲器單元的尺寸減小，MOSFET的尺寸減小，MOSFET的溝道長度也相應地減小。如果MOSFET的溝道長度減小，則存儲器件的特性很可能劣化而造成數據保存特性劣化的各種顧慮。
[0006]考慮到這些問題，提出了一種垂直溝道晶體管。垂直溝道晶體管(VCT)包括作為垂直溝道的柱體(pillar)。在柱體的頂部和底部中形成源極區域和漏極區域。柱體作為溝道，以及在柱體的側壁上形成垂直柵電極。源極區域和漏極區域與位線連接。
[0007]圖1是說明現有的掩埋位線的截面圖。
[0008]參見圖1，在半導體襯底11上形成由溝槽13分隔開的多個半導體本體線14。經由使用硬掩模層12的刻蝕，來形成半導體本體線14。在半導體本體線14的側壁和溝槽13的表面上形成鈍化層15。在鈍化層15中形成開口部17。開口部17開放出半導體本體線14的任何一個側壁。掩埋位線16部分填充溝槽13。掩埋位線16經由開口部17與半導體本體線14連接。每個掩埋位線16與兩個相鄰半導體本體線14中的任一個連接。雖然未示出，但是刻蝕半導體本體線14的上部，形成作為垂直溝道晶體管的溝道的半導體柱體。
[0009]如圖1所示，為了將每個掩埋位線16與兩個相鄰半導體本體線14的任一個半導體本體線14的側壁連接,采用OSC (單側接觸,one-side contact)工藝。為了完成OSC工藝，提出了諸如內襯層和傾斜離子注入工藝、OSC掩模工藝等各種方法。
[0010]然而，這些方法因工藝難度而不能形成一致且可再現的OSC結構。而且，隨著高集成進一步發展，造成在相鄰掩埋位線16之間的距離變窄以及相鄰掩埋位線16之間的寄生電容(Cb)增加的問題。因為掩埋位線16與半導體本體線14接觸，所以在掩埋位線16之間的寄生電容(Cb)大體上是半導體本體線14與掩埋位線16之間的電容。于是，因為相鄰掩埋位線16之間的距離變窄，所以寄生電容(Cb)可能顯著地增加。
[0011]如果掩埋位線之間的寄生電容(Cb)以此方式增加，則器件的操作可能變得不可操作。[0012]再者，在現有技術中，考慮到作為溝道的半導體柱體的高度，需要高的高寬比(aspect ratio)刻蝕作為用于形成半導體本體線14的刻蝕工藝。因此，由于溝槽13被形成為具有包括半導體柱體的高度的深度H，所以造成半導體本體線14可能傾斜的問題。

【發明內容】

[0013]本發明的示例性實施例涉及一種可以減小相鄰掩埋位線之間的寄生電容的半導體器件及其制造方法。
[0014]本發明的其它示例性實施例涉及一種可以防止半導體本體線因高的高寬比刻蝕工藝而造成傾斜的半導體器件及其制造方法。
[0015]根據本發明的一個實施例，一種制造半導體器件的方法可以包括以下步驟:形成由多個溝槽分隔開的多個半導體本體線，在所述多個半導體本體線中掩埋有多個掩埋位線；形成填充所述多個溝槽中的每個溝槽的填充層；在所述多個半導體本體線和填充層之上形成導電層；以及通過刻蝕導電層，在所述多個半導體本體線之上形成多個半導體柱體。
[0016]根據本發明的另一個實施例，一種制造半導體器件的方法可以包括以下步驟:刻蝕硅襯底和形成由多個溝槽分隔開的多個硅本體線；在溝槽中形成高度比所述多個硅本體線低的高度低的電介質層；經由允許硅遷移的熱工藝來在電介質層之上形成填充硅層；在填充硅層和所述多個硅本體線之上形成硅層；以及通過刻蝕硅層和填充硅層，在所述多個硅本體線之上形成多個硅柱體，其中所述多個硅柱體包括垂直溝道晶體管的溝道區。
【專利附圖】

【附圖說明】
[0017]圖1是說明現有的掩埋位線的剖面圖。
[0018]圖2A是說明根據本發明的第一實施例的具有掩埋位線的半導體器件的立體圖。
[0019]圖2B是說明根據本發明的第二實施例的具有掩埋位線的半導體器件的立體圖。
[0020]圖2C是說明根據本發明的第三實施例的具有掩埋位線的半導體器件的立體圖。
[0021]圖3A至3J是說明形成根據本發明的第一實施例的半導體器件的掩埋位線的示例性方法的剖面圖。
[0022]圖4A至4F是說明形成根據本發明的第一實施例的半導體器件的半導體柱體的示例性方法的剖面圖。
[0023]圖5A至5C是說明形成根據本發明的第一實施例的半導體器件的字線的示例性方法的剖面圖。
【具體實施方式】
[0024]下面將參照附圖更詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式實施，而不應解釋為限制于本文所列的實施例。確切地說，提供這些實施例使得本說明書清楚且完整，并向本領域技術人員充分地傳達本發明的范圍。在本說明書中，相同的附圖標記在本發明的不同附圖與實施例中表示相似的部分。
[0025]附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。應當容易理解的是:本說明書中的“在…上”和“在…之上”的含義應當采用最廣義的方式來解釋，從而“在…上”的意思不僅是“直接在某物上”，還包括在具有中間特征或中間層的情況下的“在某物上”的意思，而“在…之上”的意思不僅是指在“在某物之上”，還可以包括在沒有中間特征或中間層的情況下的“在某物之上”(即，直接在某物上)的意思。
[0026]圖2A是說明根據本發明的第一實施例的具有掩埋位線的半導體器件的立體圖。圖2B是說明根據本發明的第二實施例的具有掩埋位線的半導體器件的立體圖。圖2C是說明根據本發明的第三實施例的具有掩埋位線的半導體器件的立體圖。
[0027]參見圖2A，半導體器件包括掩埋位線104、半導體柱體103和字線105。在半導體襯底101上形成有多個半導體本體線102和多個半導體柱體103。在每個半導體本體線102上形成有多個半導體柱體103。也就是說，在一個半導體本體線102上可以形成多個半導體柱體103。所述多個半導體本體線102形成在半導體襯底101上。半導體本體線102垂直地形成在半導體襯底101上。可以將半導體柱體103形成為在半導體本體線102上垂直地延伸。例如，半導體本體線102和半導體柱體103可以彼此垂直。多個半導體柱體103分開地設置在半導體本體 線102上，并且所述多個半導體柱體103它們可以具有矩陣型陣列。
[0028]半導體襯底101可以包括含硅的物質。例如，半導體襯底101可以包括單晶硅襯底。半導體本體線102、半導體柱體103和半導體襯底101可以包括相同物質。于是,半導體本體線102和半導體柱體103也可以包括含硅物質。例如,半導體本體線102和半導體柱體103可以包括單晶硅。可以通過刻蝕經由外延生長而形成在半導體本體線102上的硅層，來形成半導體柱體103。
[0029]半導體柱體103可以包括垂直溝道晶體管的溝道區域。此外，半導體柱體103可以具有形成有垂直溝道晶體管的源極/漏極區域和溝道區域的結構。例如，半導體柱體103可以包括源極區域、漏極區域以及溝道區域。源極區域和漏極區域中的任何區域可以與掩埋位線104連接。另外的區域可以與電容器連接。源極區域、溝道區域以及漏極區域可以在垂直方向上連接。源極區域、溝道區域以及漏極區域可以形成NPN結或PNP結。例如，在源極區域和漏極區域被摻雜第一導電類型的雜質的情況下，可以用與第一導電類型相反的第二導電類型的雜質摻雜溝道區域。例如，在第一導電類型的雜質是N型雜質的情況下，第二導電類型的雜質包括P型雜質。相反地，在第一導電類型的雜質是P型雜質的情況下，第二導電類型的雜質包括N型雜質。在垂直溝道晶體管是NM0SFET的情況下，源極區域、溝道區域以及漏極區域可以形成NPN結。
[0030]可以經由不同工藝來形成半導體本體線102和半導體柱體103。如稍后將會描述的，將分開討論形成半導體本體線102的工藝和形成半導體柱體103的工藝。
[0031]在半導體襯底101上垂直地形成半導體本體線102。半導體本體線102可以在第一方向上延伸。掩埋位線104和半導體本體線102可以在第一方向上一起延伸。半導體本體線102可以具有凹側壁。半導體本體線102可以包括含硅的物質。在一個示例性實施例中，半導體本體線102可以包括單晶硅。
[0032]掩埋位線104掩埋在半導體本體線102中。可以用電介質層(未示出)將相鄰掩埋位線104隔離開。掩埋位線104可以掩埋在半導體本體線102的凹側壁中。掩埋位線104可以在第一方向上延伸。掩埋位線104可以包括金屬性物質。在一個示例性實施例中，掩埋位線104可以包括金屬或金屬硅化物。通過如此做，掩埋位線104可以具有低電阻。
[0033]在半導體柱體103的側壁上垂直地形成字線105。因此，字線105稱為垂直字線。字線105可以形成在半導體柱體103的兩個側壁上，以形成雙字線結構。即使在雙字線結構中，各個字線的端部可以連接。由于半導體柱體103作為形成垂直溝道晶體管的溝道的區域，所以通過字線105形成垂直溝道。因此，形成包括字線、源極區域、溝道區域以及漏極區域的垂直溝道晶體管。字線105可以在垂直于第一方向的第二方向上延伸,第一方向是掩埋位線104延伸的方向。字線105可以包括金屬性物質。在一個示例性實施例中，字線105可以包括氮化鎢(WN)與鎢(W)的層疊、氮化鈦(TiN)、或之類。為此，可以在字線105與掩埋位線104之間額外起形成電介質層(未示出)。電介質層可以包括氧化硅。在另一個實施例中，字線105可以沿垂直于第一方向的第二方向延伸，同時包圍半導體柱體103的側壁。另外，在形成柵電極以包圍半導體柱體103的側壁后，可以使字線105與柵電極連接。
[0034]圖2B示出掩埋位線104A，掩埋位線104A形成有大致一致的厚度，使得它們沒有填滿半導體本體線102的凹側壁。掩埋位線104A可以包括金屬或金屬硅化物。
[0035]圖2C示出掩埋位線104B位于半導體柱體103下方的半導體本體線102中的結構。圖2C的掩埋位線104B可以經由完全硅化工藝形成。于是，掩埋位線104B可以包括諸如硅化鈷的金屬硅化物。
[0036]根據上述實施例，掩埋位線104、104A和104B掩埋在半導體本體線102中。因此，因為相鄰掩埋位線104U04A和104B充分分隔開，所以可以減小相鄰掩埋位線104U04A及104B之間的寄生電容(CB)。另外，設置有掩埋位線104、104A和104B的垂直結構位于半導體柱體103下方。因為這樣，所以不需要在半導體柱體103之間形成掩埋位線104U04A和104B,因而可以實現高集成度。
[0037]圖3A至3J是說明形成根據本發明的第一實施例的半導體器件的掩埋位線的示例性方法的剖面圖。
[0038]參見圖3A，在半導體襯底21上形成第一硬掩模層22A。半導體襯底21可以包括單晶物質。半導體襯底21可以包括含硅的物質。例如，半導體襯底21可以包括單晶硅。第一硬掩模層22k包括氮化娃。第一硬掩模層22A可以具有多層結構,其可以包括氧化娃和氮化硅。例如，第一硬掩模層22A可以具有以氮化硅和氧化硅的順序層疊的結構。此外，可以以氮化娃、氧化娃、氧氮化娃和非晶碳的順序來層疊第一硬掩模層22A。在第一硬掩模層22A包括氮化硅的情況下，可以在半導體襯底12與第一硬掩模層22A之間額外地形成襯墊氧化層(未示出)。
[0039]參見圖3B，通過刻蝕第一硬掩模層22A，形成第一硬掩模層圖案22。通過使用未示出的光致抗蝕劑圖案，形成第一硬掩模層圖案22。將第一硬掩模層圖案22形成為在第一方向上延伸。第一硬掩模層圖案22可以包括沿第一方向延伸的線圖案。
[0040]通過使用第一硬掩模層圖案22作為刻蝕掩模，執行溝槽刻蝕工藝。例如，通過使用第一硬掩模層圖案22作為刻蝕阻擋層，刻蝕半導體襯底21預定的深度，來限定出多個初步溝槽23。在半導體襯底21上形成多個初步半導體本體線24A。所述多個初步半導體本體線24A由所述多個初步溝槽23分隔開。更具體地，通過初步溝槽23使各個初步半導體本體線24A彼此分隔開。初步半導體本體線24A具有兩個側壁。溝槽刻蝕工藝可以包括各向異性刻蝕。在半導體襯底21是硅襯底的情況下，初步半導體本體線24A成為初步硅本體線。所述多個初步半導體本體線24A由初步溝槽23彼此分隔開，以及初步半導體本體線24A形成為垂直于半導體襯底21的表面。初步半導體本體線24A具有彼此橫向地背對的兩個側壁。當俯視時，初步半導體本體線24A由初步溝槽23分隔開。此外,初步半導體本體線24A形成在垂直于半導體襯底21的表面的方向上,并且具有沿第一方向延伸的線型結構。
[0041]如上所述，初步半導體本體線24A形成在相對于半導體襯底21的表面垂直的方向上。第一硬掩模層圖案22形成在初步半導體本體線24A上。所述多個初步半導體本體線24A由初步溝槽23彼此分隔開。初步溝槽23被淺淺地限定出來，因為可以不考慮半導體柱體的高度。換言之，初步溝槽23的深度比圖1所示的溝槽13的深度H淺。因此，可以防止初步半導體本體線24A傾斜。
[0042]參見圖3C，在整個表面上形成犧牲層25A，以填滿初步溝槽23。犧牲層25A可以包括電介質層。例如，犧牲層25A可以包括氧化娃。
[0043]參見圖3D，形成部分填充初步溝槽23的犧牲層圖案25。犧牲層圖案25部分地填充，以暴露出初步溝槽23的上側壁23A。為了形成部分填充初步溝槽23的犧牲層圖案25，可以選擇性地刻蝕犧牲層25A并將犧牲層25A凹陷。為了形成部分填滿初步溝槽23的部分犧牲層圖案25，可以采用回蝕工藝。
[0044]參見圖3E,在包括犧牲層圖案25的整個表面上形成電介質層26A。電介質層26A可以包括諸如氮化硅的氮化物。電介質層26A可以形成有大致一致的厚度。
[0045]參見圖3F，通過選擇性地刻蝕電介質層26A，形成間隔件26。間隔件26經由間隔件刻蝕而形成。間隔件刻蝕可以包括回蝕工藝。間隔件26覆蓋初步溝槽23的上側壁23A(圖3D所示)和第一硬掩模層圖案22的兩個側壁。
[0046]通過使用間隔件26作為刻蝕阻擋層，去除犧牲層圖案25。通過如此做，暴露出初步溝槽23。在另一個實施例中，可以部分留下犧牲層圖案25，以保護初步溝槽23的下部。通過去除犧牲層圖案25，暴露出初步溝槽23的下側壁23B。間隔件26保留在初步溝槽23的上側壁23A上。
[0047]參見圖3G，通過使用間隔件26作為刻蝕阻擋層，執行各向同性刻蝕。因此，初步溝槽23的下側壁23B和底部被刻蝕，并且形成球狀體(bulb)27。初步溝槽23和球狀體27形成球型溝槽結構。當經由各向同性刻蝕各向同性地刻蝕初步溝槽23的底表面和下側壁23B時,形成曲線形球狀體(curve-shaped bulb) 27。當執行各向同性刻蝕時,朝著初步半導體本體線24A下方的側壁的方向的刻蝕量可以控制在約Inm至約20nm的范圍內。通過形成球狀體27，初步半導體本體線24A的高度增加。結果，形成半導體本體線24。
[0048]通過如上述形成球狀體27，多個半導體本體線24由包括初步溝槽23和球狀體27的球狀溝槽彼此分隔開。因為初步溝槽23和球狀體27的深度較淺，所以本示例性實施例可以防止半導體本體線24傾斜。
[0049]因為半導體襯底21和初步半導體本體線24A包括含硅物質，所以半導體本體線24成為硅本體。所述多個半導體本體線24由包括初步溝槽23和球狀體27的球狀溝槽而彼此分隔開，以及半導體本體線24形成在垂直于半導體襯底21的表面的方向上。半導體本體線24具有橫向地彼此背對的兩個側壁。當俯視時，半導體本體線24由球狀溝槽分隔開且在第一方向上延伸。半導體本體線24的下側壁被球狀體27凹陷。g卩，半導體本體線24具有凹側壁。第一硬掩模層圖案22保留在半導體本體線24上。間隔件26保留在半導體本體線24的上側壁上。
[0050]參見圖3H，在整個表面上形成第一導電層28A，以填滿球狀溝槽。可以通過使用低電阻物質來形成第一導電層28A。例如,第一導電層28A可以包括金屬、金屬氮化物、金屬娃化物或其組合。在另一個實施例中，可以將第一導電層28A形成為沒有填滿球狀體27，但是可以形成具有既定的大致一致的厚度。在第一導電層28A形成具有大致一致厚度的情況下，可以形成圖2B所示的掩埋位線104A。在掩埋位線104A包括金屬硅化物的情況下，可以通過在沉積金屬層之后執行退火處理，在球狀體27的側壁上形成金屬硅化物。在形成金屬硅化物之后，可以去除未反應的金屬層。可以通過在形成金屬硅化物時使用完全硅化工藝，獲得圖2C所示的掩埋位線104B。
[0051]參見圖31，通過選擇性地刻蝕第一導電層28A，形成至少填滿球狀體27的初步位線28B。初步位線28B的高度可以低于第一硬掩模層圖案22。在另一個實施例中，可以控制初步位線28B的高度，以填滿球狀體27。
[0052]參見圖3J，形成掩埋位線28。例如，通過執行刻蝕以分割初步位線28B，來形成彼此分隔開的掩埋位線28。為了形成掩埋位線28，可以經由回蝕來刻蝕初步位線28B。掩埋位線28可以由第一溝槽29而彼此分隔開。掩埋位線28掩埋在半導體本體線24的下側壁中。下側壁是球狀體27的側壁，以及掩埋位線28掩埋在球狀體27的側壁中。因此，掩埋有掩埋位線28的球狀體27的側壁提供凹側壁作為半導體本體線24的兩個側壁，并且掩埋位線28掩埋在凹側壁中。
[0053]經由這樣一系列的工藝，形成掩埋在半導體本體線24的凹側壁中的掩埋位線28。第一硬掩模層圖案22可以保留在半導體本體線24上。間隔件26可以保留在半導體本體線24的上側壁上。半導體本體線24垂直地形成在半導體襯底21上且由第一溝槽29而彼此分隔開。半導體本體線24可以在與掩埋位線28相同的方向上延伸。半導體本體線24可以具有線型結構。
[0054]可以在半導體本體線24上形成包括半導體柱體的垂直溝道晶體管。在本實施例中，不是通過刻蝕半導體本體線24的上部，而是通過形成導電層和執行刻蝕工藝，來形成半導體柱體。稍后將詳細描述半導體柱體的形成。
[0055]圖4A至4F是說明形成根據本發明的第一實施例的半導體器件的半導體柱體的示例性方法的剖面圖。
[0056]參見圖4A，形成部分填充圖3J所示的第一溝槽29的第一層間電介質層30。第一層間電介質層30可以包括諸如氧化硅的氧化物。為了使第一層間電介質層30部分填充第一溝槽29，可以在整個表面上形成填滿第一溝槽29的第一層間電介質層30，然后可以使第一層間電介質層30凹陷。可以使第一層間電介質層30凹陷，以覆蓋掩埋位線28的暴露部分。以此方式，通過第一層間電介質層30使相鄰掩埋位線28彼此隔離。換言之，第一層間電介質層30使相鄰掩埋位線28隔離。因為第一層間電介質層30填充第一溝槽29，所以可以形成線型柱體結構。也就是說，第一層間電介質層30可以是電介質層柱體。
[0057]參見圖4B，去除第一硬掩模層圖案22和間隔件26。當去除第一硬掩模層圖案22和間隔件26時，圖4A所示的半導體本體線24的表面暴露出來。半導體本體線24的暴露表面包括上表面24A和側壁表面24B。側壁表面24B包括由第一層間電介質層30暴露出的表面。在上表面24A與第一層間電介質層30之間形成階梯部分，以及第一層間電介質層30的上表面比半導體本體線24的上表面24A低。因此，在相鄰半導體本體線24之間以自對準方式限定出凹部30A。[0058]參見圖4C，形成填充凹部30A的填充層32。為了形成填充層32，可以執行熱工藝31。當半導體本體線24的上部受熱工藝31影響時，填充層32可以填充凹部30A。例如，通過執行熱工藝31，可以從半導體本體線24的上表面引起原子遷移31A。因為半導體本體線24包括單晶硅，所以熱工藝31可以引起硅遷移。將詳細描述硅遷移。在氫氣(H2)氛圍下以高溫執行熱工藝31。為了有效地引起原子遷移31A，需要在熱工藝31之前執行去除異物的步驟。例如，可以執行濕法刻蝕工藝和氫氣(H2)烘烤工藝。此外，當執行熱工藝31時，可以在約700° C與約1200° C之間的工藝溫度下通過僅使用氫氣(H2)或使用氫氣(H2)與惰性氣體的混合物來產生氛圍。通過氫氣的還原反應來促進硅遷移，以及可以通過硅遷移來充分填充凹部30A。在另一個實例中，可以在沒有形成第一層間電介質層30的情況下，弓丨起硅遷移。在這種情況下，掩埋位線28可能受熱工藝31的影響。因此，可以在薄薄地鋪墊非晶硅后，執行熱工藝。然而，因為在硅遷移期間造成多晶硅的相變和非晶硅的生長，所以可能會導致各種缺陷。
[0059]通過如上所述執行熱工藝31，引起原子遷移31A，可以用填充層32填充限定在第一層間電介質層30上的凹部30A。當因原子遷移31A而降低和平坦化半導體本體線24的表面時，形成填充層32。因為半導體本體線24包括單晶硅，所以填充層32也可以包括掩埋硅層。例如，填充層32可以包括單晶硅層。
[0060]掩埋位線28和第一層間電介質層30被填充層32掩埋。第一層間電介質層30布置在相鄰掩埋位線28之間。掩埋位線28被填充層32掩埋，使得掩埋位線28不具有任何暴露或開口。
[0061]結果，在本實施例中，因為當暴露出第一層間電介質層30和半導體本體線24時，執行熱工藝31，所以可以沒有任何缺陷地形成高質量的填充層32。因為填充層32包括單晶硅，所以可以形成高質量的單晶硅填充層。于是，可以在后續外延生長工藝中沒有缺陷地生長單晶硅。
[0062]半導體本體線24和填充層32限定出平坦化的上表面。半導體本體線24和填充層32的表面可以具有相同種類的原子。
[0063]參見圖4D，在半導體本體線24和填充層32上形成第二導電層33A。第二導電層33A可以包括含硅的物質，例如硅層。第二導電層33A可以經由外延生長來形成。在外延生長工藝中，使用半導體本體線24和填充層32作為晶種(seed)。第二導電層33A可以包括經由外延生長形成的硅層。因為半導體本體線24和填充層32包括單晶硅，所以第二導電層33A因外延生長而可以包括單晶硅層。更具體地，因為在形成第二導電層33A之前下表面包括由單晶硅物質形成的半導體本體線24和填充層32，所以可以沒有缺陷地生長第二導電層33A。
[0064]當生長第二導電層33A時，可以執行雜質的摻雜。側如，可以在第二導電層33A生長的同時，原位摻雜雜質，并且可以形成NPN結(或PNP結)。此外，在生長未摻雜雜質的未摻雜的硅層作為第二導電層33A之后，可以經由后續離子注入而形成NPN結。NPN結包括垂直地形成N型雜質區域、P型雜質區域以及N型雜質區域的結構。在NPN結中，P型雜質區域成為溝道，以及N型雜質區域成為源極區域/漏極區域。當隨后刻蝕形成有NPN結的第二導電層33A時，形成半導體柱體。半導體柱體可以包括垂直溝道晶體管的源極區域、溝道區域以及漏極區域。[0065]參見圖4E，在圖4D所示的第二導電層33A上形成第二硬掩模層圖案34。
[0066]通過使用第二硬掩模層圖案34作為刻蝕掩模，刻蝕第二導電層33A。于是，限定出第二溝槽35，并且第二溝槽35將多個初步半導體柱體33B分隔開。第一層間電介質層30經由第二溝槽35暴露出來。第二溝槽35的寬度可以等于圖3B所示的初步溝槽23的寬度。初步半導體柱體33B可以包括硅柱體。初步半導體柱體33B可以包括單晶硅柱體。當形成初步半導體柱體33B時，可以刻蝕填充層32。可以完全去除或部分刻蝕填充層32。在部分刻蝕填充層32的情況下，填充層32部分保留下來，如附圖標記32A所示。
[0067]如上所述，初步半導體柱體33B形成在半導體本體線24上。初步半導體柱體33B可以沿平行于掩埋位線28的方向延伸。初步半導體柱體33B可以垂直地形成在掩埋位線28之上。初步半導體柱體33B可以具有垂直地形成在半導體本體線24上的線型結構。
[0068]參見圖4F，形成第二層間電介質層36，以填充半導體柱體33B與第二硬掩模層圖案34之間的空間。隨后可以將第二層間電介質層36平坦化。
[0069]圖5A至5C是說明形成根據本發明的第一實施例的半導體器件的字線的示例性方法的、沿著圖4F的線A-A'截取的剖面圖。
[0070]參見圖5A，通過刻蝕初步半導體柱體33B，形成多個半導體柱體33。半導體柱體33可以由第三溝槽37彼此分隔開。為了限定出第三溝槽37，使用未示出的光致抗蝕劑圖案。通過使用光致抗蝕劑圖案作為刻蝕阻擋層，來刻蝕第二硬掩模層圖案34。隨后，刻蝕初步半導體柱體33B。雖然未示出，可以刻蝕第二層間電介質層36 (見圖4F)。
[0071]通過以此方式刻蝕半導體柱體33B，在半導體本體線24上形成半導體柱體33。掩埋位線28掩埋在半導體本體線24中，并且半導體柱體33布置成垂直于半導體本體線24。換言之,形成了使掩埋位線28位于半導體柱體33下方的垂直結構。半導體本體線24和半導體柱體33作為有源區。半導體本體線24由第一層間電介質層30 (見圖4F)而彼此隔離，并且具有沿與掩埋位線28相同的方向延伸的線形狀。半導體柱體33是垂直于半導體本體線24延伸的柱體。由單位單元來形成半導體柱體33。于是，在一個半導體本體線24上形成多個半導體柱體33，并且所述多個半導體柱體33由第三溝槽37而彼此分隔。第三溝槽37可以具有不暴露出掩埋位線28的深度。
[0072]半導體柱體33具有形成有垂直溝道晶體管的源極/漏極區域和溝道區域的結構。多個半導體柱體33可以在半導體本體線24上具有矩陣型陣列。半導體柱體33可以包括硅柱體。例如，半導體柱體33可以包括單晶硅柱體。
[0073]參見圖5B，形成部分填充第三溝槽37的第三導電層39A。在形成第三導電層39A之前，可以形成柵電介質層38A。可以通過將半導體柱體33的側壁和半導體本體線24的上表面氧化來形成柵電介質層38A。第三導電層39A通過使用低電阻物質而形成。例如，可以使用金屬性層。金屬性層可以包括鈦層、氮化鈦層、鎢層或之類。可以通過順序地執行平坦化和回蝕，使第三導電層39A凹陷。
[0074]參見圖5C，通過在沉積電介質層之后執行回蝕，來形成間隔件40。間隔件40可以包括氮化物層。
[0075]通過使用間隔件40作為刻蝕阻擋層，刻蝕第三導電層39A。于是，在半導體柱體33的兩個側壁上形成字線39。字線39可以形成在第二方向上，第二方向是與掩埋位線28相交的方向。字線39也作為垂直柵電極。在另一個實施例中，可以形成包圍半導體柱體33的字線39。在另一個示例性實施例中，在形成包圍半導體柱體33的環狀垂直柵電極之后，字線39可以與垂直柵電極連接。在一個不同的示例性實施例中，在形成垂直柵電極之后，字線39可以形成在半導體柱體33之上，以經由柵接點來連接。
[0076]雖然未示出，在形成隨后與半導體柱體33連接的儲存節點接觸插塞(storagenode contact plug, SNC)之后,可以在儲存節點接觸插塞之上形成電容器。電容器包括儲存節點。儲存節點可以具有類似圓筒的形狀。在另一個實施例中，儲存節點可以具有類似柱體或凹狀的形狀。雖然未示出，但是隨后形成電介質層和頂電極。
[0077]根據本發明實施例的半導體器件可以包括在存儲器單元和存儲器單元陣列中。位線和字線可以根據與存儲器單元陣列連接的行譯碼器和列譯碼器所施加的電壓來儲存或輸出數據。
[0078]根據本發明實施例的存儲器單元陣列可以包括在存儲器件中。存儲器件可以包括存儲器單元陣列、行譯碼器、列譯碼器、感測放大器等。列譯碼器在存儲器單元陣列的字線之中選擇與要執行讀取操作或寫入操作的存儲器單元相對應的字線，并且輸出字線選擇信號至半導體存儲器單元陣列。另外，行譯碼器在存儲器單元陣列的位線之中選擇與要執行讀取操作或寫入操作的存儲器單元相對應的位線，并且輸出位線選擇信號至存儲器單元陣列。此外，感測放大器感測在由行譯碼器和列譯碼器選中的存儲器單元中所儲存的數據。
[0079]根據本發明實施例的存儲器件可以應用于動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)、快閃存儲器、鐵電隨機存取存儲器(FeRAM)、磁性隨機存取存儲器(MRAM)、相變隨機存取存儲器(PRAM)等。
[0080]上述存儲器件的主要產品群可以包括在桌上型計算機、膝上型計算機、服務器中所使用的計算存儲器、具有各種規格的圖形存儲器、以及隨著移動通信的發展而普及的移動存儲器。此外，半導體器件不僅可提供至諸如記憶棒、MMC、SD、CF、xD圖片卡和USB快閃器件的便攜式儲存媒體，而且還可提供至諸如MP3P、PMP、數字相機、攝錄像機和移動電話的各種數字應用。此外，半導體器件不僅可以應用至單一產品的半導體器件，而且還可以應用于多芯片封裝(MCP)、芯片磁盤(disk on chip,DOC)以及嵌入式器件。另外,半導體器件可以應用于為照相手機、網絡攝像頭以及小型醫療攝影器件的各種領域提供的CMOS圖像傳感器(CIS)。
[0081]根據本發明實施例的存儲器件可以使用在存儲模塊中。存儲模塊包括安裝至模塊襯底的多個存儲器件、使存儲器件能從外部控制器接收控制信號(地址信號、命令信號和時鐘信號)的命令鏈路、以及與存儲器件連接以傳輸數據的數據鏈路。在此，命令鏈路和數據鏈路采用與現有半導體模塊中使用的方式相同或相似的方式來形成。在存儲模塊中，可以安裝8個存儲器件至模塊襯底的前面，也可以采用相同方式安裝存儲器件至模塊襯底的背面。換言之，存儲器件可以安裝至模塊襯底的一面或兩面，并且所要安裝的存儲器件的數目沒有限制。此外，模塊襯底的材料和結構沒有特別限制。
[0082]根據本發明的實施例的存儲模塊可以使用在存儲系統中。存儲系統包括控制器，控制器在安裝有多個存儲器件的至少一個存儲模塊與外部系統之間提供雙向接口，以控制存儲模塊的操作。
[0083]可以在電子裝置中使用根據本發明實施例的存儲系統。電子裝置包括存儲系統和與存儲系統電連接的處理器。處理器可以包括CPU (central processing unit,中央處理單兀)、MPU (micro processor unit,微處理單兀)、MCU (micro controller unit,微控制單兀)、GPU (graphics processing unit,圖形處理單兀)或 DSP(digital signal processor,數字信號處理器)。可以通過將作為算術邏輯運算單元(arithmetic and logic operationunit)的ALU (arithmetic logic unit,算術邏輯單元)與用于讀取和分析命令以控制各個單元的CU (control unit，控制單元)組合來配置CPU或MPU。在處理器是CPU或MPU的情況下，電子裝置可以包括計算機設備和移動終端。此外，GPU是針對圖形的用來計算具有小數點的數字的CPU，并且用作在屏幕上實時顯示圖形的處理器。在處理器是GPU的情況下，電子裝置可以包括圖形設備。此外，DSP是用于將模擬信號(例如語音)高速轉換為數字信號或將數字信號轉換為模擬信號的處理器。DSP主要計算數字值。在處理器是DSP的情況下，電子裝置可以包括聲音和圖像設備。此外，處理器可以包括APlXaccelerate processorunit，加速處理單元)，APU是通過將CPU并入GPU而配置成的，并且用作圖形卡。
[0084]從上面的描述顯然可知，根據本發明的實施例，半導體柱體可以由沒有缺陷的高質量單晶硅形成，因而可以改善半導體器件的可靠性。
[0085]此外，根據本發明的實施例，用于形成掩埋有掩埋位線的半導體本體線的工藝和用于形成隨后形成垂直溝道的半導體柱體的刻蝕工藝是分開執行的，因而可以防止半導體本體線和半導體柱體傾斜。
[0086]另外，根據本發明的實施例，掩埋位線沒有掩埋在半導體柱體之間的溝槽中，而是形成在半導體柱體下方，由此可以提高集成度，以及可以減小相鄰掩埋位線之間的寄生電容。
[0087]盡管已經參照具體的實施例描述了本發明，但是對本領域技術人員顯然的是，在不脫離所附權利要求所限定的本發明的精神和范圍的情況下，可以進行各種變化和修改。
【權利要求】
1.一種制造半導體器件的方法，包括以下步驟: 形成由多個溝槽分隔開的多個半導體本體線，在所述多個半導體本體線中掩埋有多個掩埋位線； 形成填充所述多個溝槽中的每個溝槽的填充層； 在所述多個半導體本體線和所述填充層之上形成導電層；以及 通過刻蝕所述導電層，在所述多個半導體本體線之上形成多個半導體柱體。
2.如權利要求1所述的方法，其中，所述多個半導體本體線、所述填充層以及所述多個半導體柱體包括單晶硅。
3.如權利要求1所述的方法，其中，形成掩埋有所述多個掩埋位線的所述多個半導體本體線的步驟包括以下步驟: 刻蝕半導體襯底，以形成由多個球狀溝槽分隔開的所述多個半導體本體線； 形成部分填充所述多個球狀溝槽的多個初步位線；以及 刻蝕以部分地去除所述多個初步位線的部分和形成填充所述多個球狀溝槽的球狀體的側壁的所述多個掩埋位線。
4.如權利要求3所述的方法，其中，形成由所述球狀溝槽分隔開的所述多個半導體本體線的步驟包括以下步驟: 刻蝕所述半導體襯底，以形成由多個初步溝槽分隔開的所述多個初步半導體本體線； 形成部分填充所述多個初步溝槽的多個犧牲層圖案； 在所述多個初步溝槽的上側壁上形成多個間隔件； 去除所述多個犧牲層圖案；以及 通過使用所述多個間隔件作為刻蝕阻擋層，來刻蝕所述初步溝槽并且形成所述球狀溝槽。
5.如權利要求1所述的方法，還包括以下步驟: 在形成所述填充層之前，形成部分填充所述溝槽的電介質層。
6.如權利要求5所述的方法，其中，通過熱工藝使所述多個半導體本體線的上部流動，來形成所述填充層。
7.如權利要求1所述的方法，其中，通過使用所述多個半導體本體線和所述填充層作為晶種，經由外延生長形成所述導電層。
8.如權利要求1所述的方法，其中，形成所述多個半導體柱體的步驟包括以下步驟: 通過刻蝕導電層，形成多個線型初步半導體柱體； 形成填充所述多個初步半導體柱體之間的空間的層間電介質層；以及 通過刻蝕所述層間電介質層和所述多個初步半導體柱體，來形成所述多個半導體柱體。
9.一種制造半導體器件的方法，包括以下步驟: 刻蝕硅襯底和形成被多個溝槽分隔開的多個硅本體線； 在所述溝槽中形成高度比所述多個硅本體線的高度低的電介質層； 經由允許硅遷移的熱工藝，在所述電介質層之上形成填充硅層； 在所述填充硅層和所述多個硅本體線之上形成硅層；以及 通過刻蝕所述硅層和所述填充硅層，在所述多個硅本體線之上形成多個硅柱體，其中所述多個硅柱體包括垂直溝道晶體管的溝道區域。
10.如權利要求9所述的方法，其中，所述多個硅本體線和所述填充硅層包括單晶硅。
11.如權利要求9所述的方法，其中，在包含氫氣的氛圍下經由退火形成所述填充硅層。
12.如權利要求11所述的方法,其中,通過使用氫氣和惰性氣體的混合物,來執行所述退火。
13.如權利要求9所述的方法，還包括以下步驟: 在形成所述填充硅層之前，清潔所述多個硅本體線的表面。
14.如權利要求9所述的方法，其中，經由外延生長形成所述硅層。
15.如權利要求9所述的方法，其中，形成所述多個硅柱體的步驟包括以下步驟: 通過刻蝕所述硅層，形成多個線型初步硅柱體； 形成填充所述多個初步硅柱體之間的空間的層間電介質層；以及 通過刻蝕所述層間電介質層和所述多個初步硅柱體，形成所述多個硅柱體。
16.如權利要求9所述的方法， 其中所述多個溝槽包括球狀溝槽，以及 其中所述方法還包括: 在形成所述多個硅本體線之后，形成填充所述球狀溝槽的多個初步位線；以及刻蝕以部分地去除所述多個初步位線的部分并且形成掩埋在所述多個硅本體線的兩個側壁中的多個位線。
17.如權利要求9所述的方法，還包括以下步驟: 在所述多個硅柱體的側壁上形成多個字線；以及 形成與所述多個硅柱體的上部連接的電容器。
【文檔編號】H01L29/10GK103531479SQ201310120650
【公開日】2014年1月22日 申請日期:2013年4月9日 優先權日:2012年7月4日
【發明者】趙興在, 金泰潤 申請人:愛思開海力士有限公司