專利名稱：一種陣列基板及制備方法、顯示裝置的制作方法
技術領域：
本發明涉及顯示技術領域，尤其涉及一種陣列基板及制備方法、顯示裝置。
背景技術：
目前，如圖1所示，陣列基板包括柵電極20的柵金屬層、包括源電極和漏電極的源漏金屬層、以及像素電極30;由于構成陣列基板的柵金屬層和源漏金屬層是不透明的，導致開口率在一定程度降低了。ADS (Advanced-Super Dimension Switch,高級超維場轉換技術)顯不技術由于其具有高分辨率、高透過率、低功耗、寬視角、高開口率等優點被廣泛應用，即，如圖1所示，在陣列基板上形成公共電極90。然而，隨著市場對高PPI (Pixels per inch,每英寸所擁有的像素數目)產品的開發，使用現有技術生產的產品的開口率很難滿足需求，因此，如何提高開口率成為一個新的研究方向。
發明內容
本發明的實施例提供一種陣列基板及制備方法、顯示裝置，可提高開口率并避免透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求。為達到上述目的，本發明的實施例采用如下技術方案:—方面，提供一種陣列基板，包括:薄膜晶體管，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；進一 步還包括設置于所述柵電極上方或下方的金屬導電區，所述金屬導電區用于降低所述薄膜晶體管開啟的延遲時間；其中，所述柵電極、所述源電極和所述漏電極的材質為透明導電材料。一方面，提供一種顯示裝置，包括上述的陣列基板。另一方面，提供一種陣列基板的制備方法，包括:在基板上形成薄膜晶體管、像素電極，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；進一步還包括:在所述柵電極上方或下方形成用于降低所述薄膜晶體管開啟延遲時間的金屬導電區；所述在基板上形成柵電極、源電極和漏電極包括:在基板上形成透明導電材質的所述柵電極、所述源電極和所述漏電極。本發明實施例提供了一種陣列基板及制備方法、顯示裝置，該陣列基板包括設置在基板上薄膜晶體管，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；進一步還包括:設置于所述柵電極上方或下方的金屬導電區，所述金屬導電區用于降低所述薄膜晶體管開啟的延遲時間；其中，所述柵電極、所述源電極和所述漏電極的材質為透明導電材料；這樣，將原來不透明金屬材質的柵電極、所述源電極和所述漏電極替換為透明導電材料(例如ΙΤ0)，且還設置有用于降低所述薄膜晶體管開啟的延遲時間的所述金屬導電區，可以提高開口率并避免了透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求。
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1為現有技術提供的一種陣列基板的俯視不意圖；圖2為本發明實施例提供的一種底柵型陣列基板的結構示意圖；圖3為本發明實施例提供的另一種底柵型陣列基板的結構示意圖；圖4為本發明實施例提供的一種頂柵型陣列基板的結構示意圖；圖5為本發明實施例提供的另一種頂柵型陣列基板的結構示意圖；圖6為本發明實施例提供的陣列基板的俯視不意圖；圖7為本發明實施例一提供的一種底柵型陣列基板的制備方法的流程示意圖；圖8 圖13為本發明實施例一提供的一種制備底柵型陣列基板的過程示意圖；圖14為本發明實施例二提供的一種底柵型陣列基板的制備方法的流程示意圖；圖15 圖19為本發明實施例二提供的一種制備底柵型陣列基板的過程示意圖；圖20為本發明實施例三提供的一種頂柵型陣列基板的制備方法的流程示意
圖21 圖25為本發明實施例三提供的一種制備頂柵型陣列基板的過程示意圖。附圖標記:01-陣列基板；10_基板；20_柵電極；30_像素電極；40_金屬導電區；50_柵絕緣層，501-過孔；60_有源層；701_源電極，702-漏電極；80_鈍化層；90_公共電極。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。本發明實施例提供了一種陣列基板01，如圖2至圖6所示，所述陣列基板01包括:設置在基板10上薄膜晶體管，所述薄膜晶體管包括柵電極20、源電極701和漏電極702、以及有源層60 ;進一步還包括:設置于所述柵電極20上方或下方的金屬導電區40，所述金屬導電區用于降低所述薄膜晶體管例如TFT (Thin Film Transistor,薄膜場效應晶體管)開啟的延遲時間；其中，所述柵電極20、所述源電極701和所述漏電極702的材質為透明導電材料。所述透明導電材料在本發明實施例中優選的為IT0(Indium Tin Oxides,銦錫氧化物)IZO(Indium Zinc Oxide,銦鋅氧化物)。所述金屬導電區40的材質可以為Al (鋁)、Mo(鑰)等。需要說明的是，第一，由于透明導電材料例如目前廣泛使用的ITO的電阻較大，當柵電極20的材質為ITO時，在薄膜晶體管位置會有輸入信號電壓延遲的現象，因此，對于本發明實施例中設置金屬導電區40的目的即為降低薄膜晶體管開啟的延遲時間，至于其什么情況位于柵電極20上方，什么情況位于柵電極20下方，以能降低透明導電材料電阻較大而導致的薄膜晶體管延遲現象為準，即，能使薄膜晶體管達到正常的開啟和關閉效果即可。第二，本發明實施例中所指的設置于所述柵電極20上方或下方的金屬導電區40，是指，所述金屬導電區40緊挨所述柵電極20，并位于其上方或下方。由圖6的俯視示意圖可以看出，本發明實施例提供的陣列基板只在金屬導電區40處不透明，相比現有技術，其開口了有了很大的提高。本發明實施例提供了一種陣列基板01，該陣列基板包括設置在基板10上薄膜晶體管，所述薄膜晶體管包括柵電極20、源電極701和漏電極702、以及有源層60 ;進一步還包括:設置于所述柵電極20上方或下方的金屬導電區40，所述金屬導電區用于降低所述薄膜晶體管開啟的延遲時間；其中，所述柵電極20、所述源電極701和所述漏電極702的材質為透明導電材料；這樣，將原來不透明金屬材質的柵電極20、所述源電極701和所述漏電極702替換為透明導電材料(例如ΙΤ0)，且還設置有用于降低所述薄膜晶體管開啟的延遲時間的所述金屬導電區40，可以提高開口率并避免了透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求。本發明實施例提供的陣列基板可以是ADS、內平面轉換式(In-Plane Switching,簡稱IPS)、有機電激光顯不(Organic Electroluminesence Display,簡稱OLED型等類型的液晶顯示裝置的生產。其中，ADS其核心技術特性描述為:通過同一平面內狹縫電極邊緣所產生的電場以及狹縫電極層與板狀電極層間產生的電場形成多維電場，使液晶盒內狹縫電極間、電極正上方所有取向液晶分子都能夠產生旋轉，從而提高了液晶工作效率并增大了透光效率。高級超維場轉換技術可以提高薄膜場效應晶體管液晶顯示器(Thin FilmTransistor-Liquid Crystal Display,簡稱TFT-1XD)產品的畫面品質,具有高分辨率、高透過率、低功耗、寬視角、高開口率、低色差、無擠壓水波紋(push Mura)等優點。OLED具有自發光的特性，且其具有可視角度大，顯著節省電能等優點。因此，對于ADS型，如圖2至6所示，所述陣列基板還包括:公共電極90。可選的，對于底柵型陣列基板，參考如圖2和圖3所示，所述金屬導電區40設置于所述柵電極20上方，且所述金屬導電區40與所述有源層60對應。可選的，對于頂柵型陣列基板，參考如圖4和圖5所示，所述金屬導電區40設置于所述柵電極20下方，且所述金屬導電區40與所述有源層60對應。這里，所述金屬導電區40與所述有源層60對應，具體是指，沿垂直所述陣列基板的方向看過去，所述金屬導電區40與所述有源層60重疊，這里重疊可以是所述金屬導電區40與所述有源層60 —個面積大一個面積小，即面積較小的位于面積較大的內，也可以是所述金屬導電區40與所述有源層60面積大小相等，以能實現最大開口率并避免透明導電材料電阻較大而導致的薄膜晶體管開啟延遲現象為準，即滿足最大開口率并使薄膜晶體管達到正常的開啟和關閉效果即可。由于，一般ITO的電阻率約為0.55，A1或Mo的電阻率約為0.12，當把柵電極材料例如改為ITO后，相應的柵線的材料也為ΙΤ0，使得柵線上的電阻率較大，導致柵線開啟后會延遲源漏之間溝道開啟的速度，從而導致影響顯示效果；當在柵電極20上方且與所述有源層60對應處設置所述金屬導電區40,其材質例如為Al或Mo時,可以局部減小對應位置處柵線上電阻率，從而降低 所述薄膜晶體管開啟的延遲時間。
進一步地，考慮到在實際的陣列基板的制備過程中，若為了進一步的增加開口率，所述有源層60的面積大小在能滿足正常薄膜晶體管開啟和關閉效果的情況下，可能會做的盡量小，因此，所述有源層60的面積需根據實際情況而定。對于所述金屬導電區40的面積，則需根據有源層60的面積而定，為了最大化的降低所述薄膜晶體管開啟的延遲時間，在本步驟中，優選的，如圖2至圖5所示，將所述金屬導電區40與有源層60的面積設置為相等。可選的，由于柵電極20的材質為透明導電材質，當該透明導電材質與像素電極30的材質一樣(例如均為Ι )時，所述柵電極20和所述像素電極30可通過一次構圖工藝形成，即，所述柵電極20和所述像素電極30位于同層；這樣可減少構圖工藝的此處，節省成本。此外，由于所述源電極701和所述漏電極702的材質為透明導電材質，當該透明導電材質與像素電極30的材質一樣(例如均為ΙΤ0)時，所述源電極701、漏電極702和所述像素電極30也可通過一次構圖工藝形成，即，所述源電極701、漏電極702和所述像素電極30位于同層；這樣也可減少構 圖工藝的此處，節省成本。本發明實施例提供了一種陣列基板01，該陣列基板包括設置在基板上的像素電極30、公共電極90、柵電極20、源電極701和漏電極702、有源層60、以及金屬導電區40，所述金屬導電區40與所述有源層60對應，并根據陣列基板為底柵型或頂柵型而將所述金屬導電區40設置在所述柵電極20上方或下方，所述柵電極20、所述源電極701和所述漏電極702的材質為透明導電材料；這樣，一方面，由于本發明實施例提供的陣列基板采用ADS技術，可以增大開口率；另一方面，將原來不透明金屬材質的柵電極20、所述源電極701和所述漏電極702替換為透明導電材料(例如ΙΤ0)，且還設置有與所述有源層60對應的所述金屬導電區40，可以進一步提高開口率并避免了透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求。本發明實施例提供了一種顯示裝置，包括對盒后的彩膜基板和陣列基板，其中，所述陣列基板可以是上述任一種的陣列基板01。所述顯示裝置可以為液晶顯示器、液晶電視、數碼相機、手機、平板電腦等具有任何顯示功能的產品或者部件。本發明實施例提供了一種陣列基板的制備方法，該方法包括:在基板上形成薄膜晶體管、像素電極30，所述薄膜晶體管包括柵電極20、源電極701和漏電極702、以及有源層60 ;進一步所述方法還包括:在所述柵電極20上方或下方形成用于降低所述薄膜晶體管開啟延遲時間的金屬導電區40。其中所述在基板上形成柵電極20、源電極701和漏電極702包括:在基板上形成透明導電材質的所述柵電極20、所述源電極701和所述漏電極702。本發明實施例提供了一種陣列基板的制備方法，該方法包括:在基板上形成薄膜晶體管、像素電極30，所述薄膜晶體管包括柵電極20、源電極701和漏電極702、以及有源層60 ;進一步所述方法還包括:在所述柵電極20上方或下方形成用于降低所述薄膜晶體管開啟延遲時間的金屬導電區40,所述柵電極20、所述源電極701和所述漏電極702的材質為透明導電材料；這樣，將原來不透明金屬材質的柵電極20、所述源電極701和所述漏電極702替換為透明導電材料(例如ΙΤ0)，且還設置有用于降低所述薄膜晶體管開啟的延遲時間的所述金屬導電區40，可以提高開口率并避免了透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求。優選的，所述方法還包括:在基板上形成公共電極90。這樣，可以進一步增大開口率。對于底柵型陣列基板，可選的，其制備方法具體可以包括:步驟1、在基板10上制作透明導電薄膜，通過一次構圖工藝處理形成所述柵電極20和所述像素電極30。此處，該透明導電薄膜例如可以為ΙΤ0，也就是說，所述柵電極20也由ITO制成。這樣，可以通過一次構圖工藝，即，使用即包括柵電極20圖案又包括像素電極30圖案的掩膜板進行曝光工藝，從而在基板的一定區域同時形成柵電極20和所述像素電極30。這樣，所述柵電極20和所述像素電極30通過一次構圖工藝處理形成，可減少構圖工藝的次數，節省成本。此外，這里僅提到柵電極20，但在實際制備過程中，在形成柵電極20的同時，還會形成與柵電極20電連接的柵線和柵線引線等，在此不做詳述。步驟2、在完成前述步驟的基板上，在所述柵電極20上形成所述金屬導電區40，所述金屬導電區40與下述步驟4要形成的所述有源層60對應。這里需根據有源層60的形成位置來確定金屬導電區40的形成位置，即需先確定有源層60位于基板的哪些區域，再根據有源層60的位置，來確定金屬導電區40的形成位置。金屬導電區40的材質可以為Al。所述金屬導電區40的面積大小需根據所述有源層60的面積大小而定,對于所述有源層60的面積和所述金屬導電區40的面積以能在提高開口率的基礎上，避免透明導電材料電阻較大而導致的薄膜晶體管延遲現象為準，即能使薄膜晶體管達到正常的開啟和關閉效果即可。步驟3、在完成前述步驟的基板上，形成所述柵絕緣層50。步驟4、在完成前述步驟的基板上，形成所述有源層60。步驟5、在完成前述步驟的基板上，形成源電極701和漏電極702。進一步還可以包括:步驟6、在完成前述步驟的基板上，形成所述鈍化層80和所述公共電極90。實施例一，本發明實施例提供了一種底柵型陣列基板的制備方法，如圖7所示，包括如下步驟:S101、在基板10上制作透明導電薄膜，通過一次構圖工藝處理形成如圖8所示的柵電極20和像素電極30。具體的，可以利用化學汽相沉積法在整個基板上沉積一層厚度在50A到丨000A之間的透明導電薄膜層，其中常用的透明導電薄膜可以為ITO或IZO薄膜；然后在所述透明導電薄膜上涂覆一層光刻膠，并利用即包括柵電極20圖案又包括像素電極30圖案的掩膜板對形成有光刻膠的基板進行曝光，顯影、刻蝕后，在基板的一定區域形成所述柵電極20和所述像素電極30。當然，還形成與柵電極20電連接的柵線和柵線引線。S102、在完成步驟SlOl的基板上，制作金屬導電薄膜，通過一次構圖工藝處理在所述柵電極20上形成如圖9所示的金屬導電區40， 所述金屬導電區40與下述步驟S104要形成的所述有源層60對應。
具體的，可以利用化學汽相沉積法在基板之上沉積厚度為約為丨00人到丨000人的Al材質薄膜，然后在所述Al材質薄膜上涂覆光刻膠，并利用普通的掩膜板對基板進行曝光、顯影、刻蝕形成位于所述柵電極20上方的金屬導電區40。這里，在實際的陣列基板的制備過程中，若為了進一步的增加開口率，所述有源層60的面積大小在能滿足正常薄膜晶體管開啟和關閉效果的情況下，可能會做的盡量小，因此，所述有源層60的面積需根據實際情況而定。對于所述金屬導電區40的面積，則需根據有源層60的面積而定，為了最大化的降低所述薄膜晶體管開啟的延遲時間，從而避免薄膜晶體管延遲現象，在本步驟中，優選的，所述金屬導電區40與有源層60的面積相等。S103、在完成步驟S102的基板上，制作絕緣薄膜，通過一次構圖工藝處理形成如圖10所示的柵絕緣層50，所述柵絕緣層50包括過孔501。具體的，可以利用化學汽相沉積法在基板上連續沉積厚度為1000人至6000 A的絕緣薄膜，絕緣薄膜的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等，然后在所述絕緣薄膜上涂覆光刻膠，并利用普通掩膜板對基板進行曝光、顯影、刻蝕形成帶有過孔501的柵絕緣層50。 S104、在完成步驟S103的基板上，制作有源層薄膜，通過一次構圖工藝處理形成如圖11所示的有源層60。具體的，可以利用化學汽相沉積法在基板之上沉積厚度為1000人至6000人的金屬氧化物半導體薄膜，然后在金屬氧化物半導體薄膜上涂覆光一層刻膠，并利用普通的掩膜板對基板進行曝光、顯影、刻蝕形成位于所述柵電極20上方的有源層60。S105、在完成步驟S104的基板上，制作透明導電薄膜，通過一次構圖工藝處理形成如圖12所示的源電極701和漏電極702，所述漏電極702通過所述過孔501與所述像素電極30電連接。當然，這里在形成所述源電極701和漏電極702同時，還形成數據線，數據線引線。具體的，可以利用化學汽相沉積法在整個基板上沉積一層厚度在1000人至7000A之間的透明導電薄膜，其常用的透明導電薄膜可以為ιτο或izo薄膜；然后在所述透明導電薄膜上涂覆一層光刻膠，并利用普通的掩膜板對基板進行曝光、顯影、刻蝕形成源電極701和漏電極702，所述漏電極702通過所述過孔501與所述像素電極30電連接。S106、在完成步驟S105的基板上，制作鈍化層薄膜，形成如圖13所示的鈍化層80。具體的，可以在整個基板上涂覆一層厚度在]OOOA到6000 A的鈍化層薄膜，其材料通常是氮化硅或透明的有機樹脂材料。S107、在完成步驟S106的基板上，制作透明導電薄膜，通過一次構圖工藝處理形成參考圖2所示的公共電極90。本發明實施例提供了一種底柵型陣列基板的制備方法，該方法包括:在基板上依次形成柵電極20和像素電極30、金屬導電區40、柵絕緣層50、有源層60、源電極701和漏電極702、鈍化層80、以及公共電極90，其中所述金屬導電區40位于所述柵電極20上方并與所述有源層60對應，且所述金屬導電區40與所述有源層60的面積也相等，所述柵電極20、源電極701和漏電極702為與所述像素電極30相同材質；這樣，在增大開口率并避免透明導電材料(例如Ι )電阻較大而導致的薄膜晶體管延遲現象的同時，由于柵電極20和像素電極30通過一次構圖工藝形成，可減少構圖工藝次數，節省成本。對于底柵型陣列基板，可選的，其制備方法還具體可以包括:步驟1、在基板10上形成所述柵電極20。步驟2、在完成前述步驟的基板上，在所述柵電極20上形成所述金屬導電區40，所述金屬導電區40與下述步驟4要形成的所述有源層60對應。步驟3、在完成前述步驟的基板上，形成所述柵絕緣層50。步驟4、在完成前述步驟的基板上，形成所述有源層60。步驟5、在完成前述步驟的基板上，制作透明導電薄膜，通過一次構圖工藝處理形成所述源電極701、漏電極702和所述像素電極30。此處，該透明導電薄膜可以為ΙΤ0，也就是說，所述源電極701和漏電極702也由ITO制成。這樣，可以通過一次構圖·工藝，即，使用即包括源電極701和漏電極702圖案又包括像素電極30圖案的掩膜板進行曝光工藝，從而在基板的一定區域形成源電極701、漏電極702和像素電極30。當然，在形成所述源電極701和漏電極702同時，還形成數據線，數據線引線。這里，所述源電極701、漏電極702和像素電極30通過一次構圖工藝形成，可以減少構圖工藝的次數，節省成本。進一步，所述方法還可以包括:步驟6、在完成前述步驟的基板上，形成所述鈍化層80和所述公共電極90。實施例二，本發明實施例提供了一種底柵型陣列基板的制備方法，如圖14所示，包括如下步驟:S201、在基板10上制作透明導電薄膜，通過一次構圖工藝處理形成如圖15所示的柵電極20。當然，這里在形成柵電極20的同時，還形成與柵電極20電連接的柵線和柵線引線。S202、在完成步驟S201的基板上，制作金屬導電薄膜，通過一次構圖工藝處理在所述柵電極20上形成如圖16所示的金屬導電區40，所述金屬導電區40與下述步驟S204要形成的所述有源層60對應。這里需根據有源層60的形成位置來確定金屬導電區40的形成位置，即需先確定有源層60位于基板的哪些區域，再根據有源層60的位置，來確定金屬導電區40的形成位置。此外，在實際的陣列基板的制備過程中，若為了進一步的增加開口率，所述有源層60的面積大小在能滿足正常薄膜晶體管開啟和關閉效果的情況下，可能會做的盡量小，因此，所述有源層60的面積需根據實際情況而定。對于所述金屬導電區40的面積，則需根據有源層60的面積而定，為了最大化的降低所述薄膜晶體管開啟的延遲時間，從而避免薄膜晶體管延遲現象，在本步驟中，優選的，所述金屬導電區40與有源層60的面積相等。S203、在完成步驟S202的基板上，制作絕緣薄膜，形成如圖17所示的柵絕緣層50。S204、在完成步驟S203的基板上，制作有源層薄膜，通過一次構圖工藝處理形成如圖18所示的有源層60。S205、在完成步驟S204的基板上，制作透明導電薄膜，通過一次構圖工藝處理形成如圖19所示的源電極701和漏電極702、以及像素電極30。具體的，可以利用化學汽相沉積法在整個基板上沉積一層厚度在50A到]000人之間的透明導電薄膜層，其中常用的透明導電薄膜可以為ITO或IZO薄膜；然后在所述透明導電薄膜上涂覆一層光刻膠，并利用即包括源電極701和漏電極702圖案又包括像素電極30圖案的掩膜板對形成有光刻膠的基板進行曝光，顯影、刻蝕后，在基板的一定區域形成所述源電極701和漏電極702、以及所述像素電極30。當然，這里在形成所述源電極701和漏電極702同時，還形成數據線，數據線引線。S206、在完成步驟S205的基板上，形成參考如圖3所示的鈍化層80和公共電極90。本發明實施例提供了一種底柵型陣列基板的制備方法，該方法包括:在基板上依次形成柵電極20、金屬導電區40、柵絕緣層50、有源層60、源電極701、漏電極702和像素電極30、鈍化層80、以及公共電極90，其中所述金屬導電區40位于所述柵電極20上方并與所述有源層60對應，且所述金屬導電區40與所述有源層60的面積也相等，所述柵電極20、源電極701和漏電極702為與所述像素電極30相同材質；這樣，在增大開口率并避免透明導電材料(例如ΙΤ0)電阻較大而導致的薄膜晶體管延遲現象的同時，由于源電極701和漏電極702與像素電極30通過一次構圖工藝形成，可減少構圖工藝次數，節省成本。對于頂柵型陣列基板，可選的，其制備方法包括:步驟1、在基板上制作透明導電薄膜，通過一次構圖工藝處理形成所述源電極701、漏電極702和所述像素電極30。
這里，所述源電極701、漏電極702和像素電極30通過一次構圖工藝形成，可以減少構圖工藝的次數，節省成本。步驟2、在完成前述步驟的基板上，形成所述有源層60。步驟3、在完成前述步驟的基板上，形成所述柵絕緣層50。步驟4、在完成前述步驟的基板上，形成所述金屬導電區40，所述金屬導電區40與所述有源層60對應。步驟5、在完成前述步驟的基板上，在所述金屬導電區60上形成所述柵電極20。進一步地，所述方法還可以包括:步驟6、在完成前述步驟的基板上，形成所述鈍化層80和所述公共電極90。本發明實施例提供了一種頂柵型陣列基板，如圖20所示，該陣列基板包括如下步驟:S301、在基板上制作透明導電薄膜，通過一次構圖工藝處理形成如圖21所示的源電極701和漏電極702、以及像素電極30。具體的，可以利用化學汽相沉積法在整個基板上沉積一層厚度在50人到1000人之間的透明導電薄膜層，其中常用的透明導電薄膜可以為ITO或IZO薄膜；然后在所述透明導電薄膜上涂覆一層光刻膠，并利用即包括源電極701和漏電極702圖案又包括像素電極30圖案的掩膜板對形成有光刻膠的基板進行曝光，顯影、刻蝕后，在基板的一定區域形成所述源電極701和漏電極702、以及所述像素電極30。當然，在形成所述源電極701和漏電極702同時，還形成數據線，數據線引線。這里，所述源電極701、漏電極702和像素電極30通過一次構圖工藝形成，可以減少構圖工藝的次數，節省成本。S302、在完成步驟S301的基板上，制作有源層薄膜，通過一次構圖工藝處理形成如圖22所示的有源層60。S303、在完成步驟S302的基板上，制作絕緣薄膜，形成如圖23所示的柵絕緣層50。S304、在完成步驟S303的基板上，制作金屬導電薄膜，通過一次構圖工藝處理形成如圖24所示的金屬導電區40，所述金屬導電區40與所述有源層60對應。這里，在實際的陣列基板的制 備過程中，若為了進一步的增加開口率，所述有源層60的面積大小在能滿足正常薄膜晶體管開啟和關閉效果的情況下，可能會做的盡量小，因此，所述有源層60的面積需根據實際情況而定。對于所述金屬導電區40的面積，則需根據有源層60的面積而定，為了最大化的降低所述薄膜晶體管開啟的延遲時間，從而避免薄膜晶體管延遲現象，在本步驟中，優選的，所述金屬導電區40與有源層60的面積相等。S305、在完成步驟S304的基板上，制作透明導電薄膜，通過一次構圖工藝處理在所述金屬導電區40上方形成如圖25所示的柵電極20。S306、在完成步驟S305的基板上，形成參考如圖3所示的鈍化層80和公共電極90。本發明實施例提供了一種頂柵型陣列基板的制備方法，該方法包括:在基板上依次形成源電極701、漏電極702和像素電極30、有源層60、柵絕緣層50、金屬導電區40、柵電極20、鈍化層80、以及公共電極90，其中所述金屬導電區40位于所述柵電極20下方并與所述有源層60對應，且所述金屬導電區40與所述有源層60的面積也相等，所述柵電極20、源電極701和漏電極702為與所述像素電極30相同材質；這樣，在增大開口率并避免透明導電材料(例如ΙΤ0)電阻較大而導致的薄膜晶體管延遲現象的同時，由于源電極701和漏電極702與像素電極30通過一次構圖工藝形成，可減少構圖工藝次數，節省成本。當然，對于頂柵型陣列基板，可選的，其制備方法還可以包括:步驟1、在基板上制作所述源電極701和所述漏電極702。步驟2、在完成前述步驟的基板上，形成所述有源層60 ；步驟3、在完成前述步驟的基板上，形成所述柵絕緣層50。步驟4、在完成前述步驟的基板上，形成所述金屬導電區40，所述金屬導電區40與所述有源層60對應。步驟5、在完成前述步驟的基板上，在基板上制作透明導電薄膜，通過一次構圖工藝處理形成所述柵電極20和所述像素電極30。進一步地，所述方法還可以包括:步驟6、在完成前述步驟的基板上，形成所述鈍化層80和所述公共電極90。通過上述步驟可制備成如圖4所示的陣列基板，在此不再贅述。以上所述，僅為本發明的具體實施方式
，但本發明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發明揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護范圍之內。因此，本發明的保護范圍應以所述權利要求的保護范圍為準。
權利要求
1.一種陣列基板，包括:薄膜晶體管，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；其特征在于，還包括設置于所述柵電極上方或下方的金屬導電區； 其中，所述柵電極、所述源電極和所述漏電極的材質為透明導電材料。
2.根據權利要求1所述的陣列基板，其特征在于，所述金屬導電區設置于所述柵電極上方，且所述金屬導電區與所述有源層對應；其中所述陣列基板為底柵型陣列基板；或者 所述金屬導電區設置于所述柵電極下方，且所述金屬導電區與所述有源層對應；其中所述陣列基板為頂柵型陣列基板。
3.根據權利要求2所述的陣列基板，其特征在于，所述金屬導電區與所述有源層的面積相等。
4.根據權利要求1至3任一項所述的陣列基板，其特征在于，還包括像素電極；且所述像素電極和所述柵電極位于同層，或者所述像素電極和所述源電極、所述漏電極位于同層。
5.根據權利要求1至3任一項所述的陣列基板，其特征在于，還包括:公共電極。
6.一種顯示裝置，其特征在于，包括權利要求1至5任一項所述的陣列基板。
7.—種陣列基板的制備方法，包括:在基板上形成薄膜晶體管、像素電極，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；其特征在于，還包括:在所述柵電極上方或下方形成金屬導電區； 所述在基板上形成柵電極、源電極和漏電極包括:在基板上形成透明導電材質的所述柵電極、所述源電極和所述漏電極。
8.根據權利要求7所述的制備方法，其特征在于，對于底柵型陣列基板，所述金屬導電區形成于所述柵電極下方 ，且所述金屬導電區與所述有源層對應；或者， 對于頂柵型陣列基板，所述金屬導電區形成于所述柵電極下方，且所述金屬導電區與所述有源層對應。
9.根據權利要求8所述的方法，其特征在于，所述金屬導電區的面積與所述有源層的面積相等。
10.根據權利要求7至9任一項所述的制備方法，其特征在于，所述柵電極和所述像素電極通過一次構圖工藝處理形成；或者 所述源電極、所述漏電極和所述像素電極通過一次構圖工藝處理形成。
11.根據權利要求7至9任一項所述的方法，其特征在于，還包括:在基板上形成公共電極。
全文摘要
本發明實施例提供了一種陣列基板及制備方法、顯示裝置，涉及顯示技術領域，可提高開口率并避免透明導電材料電阻較大而導致的薄膜晶體管延遲現象，從而滿足高PPI產品的需求；該陣列基板包括薄膜晶體管，所述薄膜晶體管包括柵電極、源電極和漏電極、以及有源層；進一步還包括設置于所述柵電極上方或下方的金屬導電區，所述金屬導電區用于降低所述薄膜晶體管開啟的延遲時間；其中，所述柵電極、所述源電極和所述漏電極的材質為透明導電材料。用于顯示裝置的制造。
文檔編號H01L27/12GK103219341SQ20131011602
公開日2013年7月24日 申請日期2013年4月3日 優先權日2013年4月3日
發明者郭仁煒, 董學, 馬磊 申請人:北京京東方光電科技有限公司