FinFET的新型鰭結構的制作方法
【專利摘要】本發明公開了一種設置在襯底上方的FinFET的新型鰭結構和形成鰭結構的方法。鰭結構包括：臺面、設置在臺面上方的溝道以及設置在溝道和臺面之間的凸形部件。臺面具有第一半導體材料，而溝道具有不同于第一半導體材料的第二半導體材料。凸形部件為階梯形、臺階形或梯形。凸形部件包括設置在溝道和臺面之間的第一隔離部件以及設置在溝道和第一隔離部件之間的第二隔離部件。第一隔離部件是U形的，并且第二隔離部件是矩形的。第二隔離部件的一部分被溝道包圍，并且第二隔離部件的另一部分被第一隔離部件包圍。
【專利說明】FinFET的新型鰭結構
【技術領域】
[0001]本發明總的來說涉及半導體領域,更具體地,涉及FinFET的新型鰭結構。
【背景技術】
[0002]半導體集成電路(IC)工業經歷了迅速發展。IC材料和設計的技術進步已產生了多代1C，每一代都具有比前一代更小但更復雜的電路。在新型MOS (金屬氧化物半導體)技術的發展過程中以及在諸如鰭式場效晶體管(FinFET)的三維設計的發展過程中，關鍵的目標是提高器件溝道內的遷移率。為了實現這個目標，已考慮使用與硅相比具有提高的遷移率的材料，例如使用諸如具有附加應變或者沒有附加應變的鍺(Ge)、砷化鎵(GaAs)或硅鍺。還期望對流過器件溝道的漏電流進行控制。
[0003]例如，為了生產SiGe器件，通常在硅襯底上形成SiGe的整層外延。然而，這種技術導致過厚且因此不能與薄體器件兼容的SiGe層。而且，SiGe溝道越厚，漏電流越大。因此，需要形成足夠薄的SiGe溝道以滿足低漏電流的要求。
【發明內容】
[0004]根據本發明的一個方面，提供了一種鰭結構，包括:臺面，具有第一半導體材料；溝道，設置在臺面上方，溝道具有不同于第一半導體材料的第二半導體材料；以及凸形部件，設置在溝道和臺面之間。
[0005]優選地，凸形部件為階梯形、臺階形或梯形。
[0006]優選地，凸形部件包括:第一隔離部件，設置在溝道和臺面之間；以及第二隔離部件，設置在溝道和第一隔離部件之間。
[0007]優選地，第一隔離部件是U形的。
[0008]優選地，第二隔離部件是矩形的。
[0009]優選地，第二隔離部件的一部分被溝道包圍，而第二隔離部件的另一部分被第一隔離部件包圍。
[0010]優選地，第一隔離部件的厚度范圍在約Inm至約IOnm之間。
[0011]優選地，第一隔離部件的高度與第一隔離部件的寬度的比率范圍在約2至約99之間。
[0012]優選地，第二隔離部件的高度與第二隔離部件的寬度的比率范圍在約I至約166之間。
[0013]優選地，第一隔離部件具有第一介電材料，而第二隔離部件具有不同于第一介電材料的第二介電材料。
[0014]優選地，第一介電材料包括氮化物。
[0015]優選地，第二介電材料包括氧化物。
[0016]根據本發明的另一方面，提供了一種鰭式場效晶體管(FinFET)，包括:臺面，具有第一半導體材料；溝道，設置在臺面上方，溝道具有不同于第一半導體材料的第二半導體材料；U形部件，設置在溝道和臺面之間；矩形部件，設置在溝道和U形部件之間；柵極電介質，設置在溝道上方；以及柵電極，設置在柵極電介質上方。
[0017]優選地，矩形部件的一部分被溝道包圍，而矩形部件的另一部分被U形部件包圍。
[0018]優選地，U形部件的厚度范圍在約Inm至約IOnm之間。
[0019]優選地，U形部件的高度與U形部件的寬度的比率范圍在約2至約99之間。
[0020]優選地，矩形部件的高度與矩形部件的寬度的比率范圍在約I至約166之間。
[0021]優選地，U形部件具有第一介電材料，而矩形部件具有不同于第一介電材料的第二介電材料。
[0022]根據本發明的又一方面，提供了一種形成鰭結構的方法，包括:形成具有第一半導體材料的臺面；在臺面上方形成第一隔離部件；在第一隔離部件上方形成第二隔離部件；以及在第一隔離部件、第二隔離部件和臺面上方形成溝道，溝道具有不同于第一半導體材料的第二半導體材料。
[0023]優選地，形成第一隔離部件和形成第二隔離部件包括:在臺面內形成凹形部分，凹形部分具有底面和側壁；在底面、側壁、臺面和淺溝槽隔離(STI)結構的頂面上方形成第一介電層，第一介電層具有位于頂面上方的上部和位于頂面下方的下部；在第一介電層上方形成第二介電層，第二介電層具有位于頂面上方的上段和位于頂面下方的下段；去除上段和部分下段以形成第二隔離部件；以及去除上部和部分下部以形成第一隔離部件；第二隔離部件的高度大于第一隔離部件的高度。
【專利附圖】
【附圖說明】
[0024]當參照附圖閱讀時，很據以下詳細描述最好理解本發明的各個方面。需要強調的是，根據工業標準慣例，各個部件不必要按比例繪制。事實上，為了清楚地討論，可任意增大或減小各個部件的尺寸。
[0025]圖1A是根據本發明各個方面的設置在襯底102上方的鰭結構100的立體圖。
[0026]圖1B是沿著圖1A中的線A-A’截取的鰭結構100的截面圖。
[0027]圖1C是沿著圖1A中的線B-B’截取的鰭結構100的截面圖。
[0028]圖2A是根據本發明各個方面的由圖1A中的鰭結構100構建的多個鰭場效晶體管(FinFET) 200的立體圖。
[0029]圖2B是沿著圖2A中的線C_C’截取的多個FinFET200中的一個的截面圖。
[0030]圖2C是沿著圖2A中的線D-D’截取的多個FinFET200的截面圖。
[0031]圖3是根據本發明各個方面的形成鰭結構100的方法300的流程圖。
[0032]圖4是根據本發明各個方面的形成第一隔離部件和第二隔離部件的子工藝365的流程圖。
[0033]圖5A至圖17C是根據本發明各個方面的處于各個制造階段的FinFET200的俯視圖和截面圖。
【具體實施方式】
[0034]本發明涉及半導體器件的新型鰭結構的形成，更具體地涉及鰭式場效晶體管(FinFET)的形成。[0035]應該理解，為了實現各個實施例的不同特征，以下發明提供了許多不同的實施例或實例。下文描述了部件和配置的具體實例以簡化本發明。當然這些只是實例并不用于限制。例如，在下文的描述中，第一部件形成在第二部件上方或者第二部件上可包括第一部件和第二部件形成為直接接觸的實施例，并且還可包括在第一部件和第二部件之間形成附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發明可在各個實例中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的但其自身并不表明所討論的各個實施例和/或配置之間的關系。
[0036]而且，為了便于描述，本文可使用諸如“下方”、“在...下面的”、“下面的”、“在...上面的”、“上面的”等的空間上相對術語以描述如圖所示一個元件或部件與另一個元件或部件的關系。除了圖中所示的方向外，空間相關術語旨在包括器件在使用中或操作中的不同方向。例如，如果將圖中的器件顛倒，被描述為在其他元件或部件“下面的”或“下方”的元件然后被定位在其他元件或部件的“上面”。因此，示例性術語“在...下面的”可包括“在...上方”和“在...下方”兩個方向。另外，可以調整裝置的方向(旋轉90度或其他方向)，并且同樣可以相應地解釋本文使用的空間上相應的描述標號。
[0037]圖1A是根據本發明各個方面的設置在襯底102上方的鰭結構100的立體圖。在一些實施例中，鰭結構100只包括一個鰭。在一些實施例中，如圖1A所示,鰭結構100包括彼此平行并且相隔較近的多個鰭。圖1B是沿著圖1A中的線A-A’截取的鰭結構100的截面圖。圖1C是沿著圖1A中的線B-B’截取的鰭結構100的截面圖。在至少一個實施例中，襯底102包括晶體硅襯底(例如，晶圓)。根據設計要求，襯底102可包括各種摻雜區(例如，P型襯底或η型襯底)。在一些實施例中，摻雜區可摻有P型或η型摻雜物。例如，摻雜區可摻有諸如硼或BF2的P型摻雜物、諸如磷或砷的η型摻雜物和/或它們的組合。摻雜區可被配置用于η型FinFET，或者可選地被配置用于P型FinFET。
[0038]在一些可選實施例中，襯底102可由一些其他適合的基本半導體(諸如金剛石或鍺)、適合的化合物半導體(諸如砷化鎵、碳化硅、砷化銦或磷化銦)或者適合的合金半導體(諸如碳化硅鍺、磷化鎵砷或磷化鎵銦)制成。此外，襯底102可包括取向附生層(外延層)，其可以為了性能的提高而發生應變和/或可包括絕緣體上硅(SOI)結構。
[0039]如圖1A、圖1B和圖1C所示，鰭結構100包括臺面(mesa) 106、設置在臺面106上方的溝道108以及設置在溝道108和臺面106之間的凸形部件110。臺面106可由襯底102形成，或者由襯底102上方的鰭層(未示出)形成。臺面106具有第一半導體材料，并且溝道108具有不同于第一半導體材料的第二半導體材料。在一些實施例中，第一半導體材料和第二半導體材料可包括:適合的基本半導體，諸如硅、金剛石或鍺；適合的化合物半導體，諸如砷化鎵、碳化硅、砷化銦或磷化銦；適合的合金半導體，諸如碳化硅鍺、磷化鎵砷或磷化鎵銦；或者為了提高性能而發生應變的外延材料。例如，臺面106由硅制成，并且溝道108由鍺或硅鍺制成
[0040]諸如淺溝槽隔離(STI)、場氧化物(FOX)、硅的局部氧化(LOCOS)部件和/或其他適合的隔離元件的隔離結構104設置在每兩個相鄰的臺面106之間。隔離結構104可包括介電材料，諸如氧化硅、氮化硅、氮氧化硅、摻氟硅酸鹽(FSG)、低k介電材料、它們的組合和/或其他適合的材料。
[0041]在一些實施例中，凸形部件110為階梯形、臺階形或梯形。在一些實施例中，凸形部件110包括設置在溝道108和臺面106之間的第一隔離部件112以及設置在溝道108和第一隔離部件112之間的第二隔離部件114。第一隔離部件112是U形的(“U形部件112”)。第二隔離部件114是矩形的(“矩形部件114”)。第二隔離部件114的一部分被溝道108包圍，并且第二隔離部件114的另一部分被第一隔離部件112包圍。
[0042]在一些實施例中，第一隔離部件112的厚度T的范圍在約Inm至約IOnm之間。在各個實施例中，厚度T的范圍在約3nm至約8nm之間。在一些實施例中，第一隔離部件112的高度Hl與第一隔離部件112的寬度Wl的比率在約2至約99之間的范圍內。在各個實施例中，比率在約30至約70之間的范圍內。例如，高度Hl的范圍在約IOOnm至約495nm之間，并且寬度Wl的范圍在約5nm至約50nm之間。在一些實施例中，第二隔離部件114的高度H2與第二隔離部件114的寬度W2的比率的范圍在約I至約166之間。在各個實施例中，該比率的范圍在約35至約130之間。例如，高度H2的范圍在約48nm至498nm之間，而寬度W2的范圍在約3nm至約48nm之間。
[0043]在一些實施例中，第一隔離部件112具有第一介電材料，并且第二隔離部件114具有不同于第一介電材料的第二介電材料。第一介電材料和第二介電材料可包括諸如氧化娃、氮化娃、氮氧化娃、摻氟娃酸鹽(FSG)、低k介電材料、它們的組合和/或其他適合材料的介電材料。例如，第一介電材料包括氮化物，而第二介電材料包括氧化物。
[0044]本發明的結構不限于以上提到的實施例，并且可具有其他不同的實施例。為了簡化描述并且便于在本發明的每個實施例之間進行比較，在下列實施例中的每個實施例里相同部件都用相同的數字標記。為了使比較實施例之間的差異更加容易，下文將詳細描述不同實施例之間的不同點，并且將不再描述相同的部件。
[0045]圖2A是根據本發明各個方面的由圖1A中的鰭結構100構建的多個鰭場效晶體管(FinFET) 200的立體圖。圖2A與圖1A類似，除了進一步包括柵極結構120。在一些實施例中，只有一個FinFET200設置在襯底102的上方。在一些實施例中，如圖2A所示，多個FinFET200設置在襯底102的上方，彼此平行并且相隔很近。圖2B是沿著圖2A中的線C-C截取的多個FinFET200中的一個的截面圖。圖2C是沿著圖2A中的線D-D’截取的多個FinFET200的截面圖。
[0046]如圖2A、圖2B和圖2C所示，FinFET200包括臺面106、設置在臺面106上方的溝道108、設置在溝道108和臺面106之間的U形部件112、設置在溝道108和U形部件112之間的矩形部件114、設置在溝道108上方的柵極電介質116以及設置在柵極電介質116上方的柵電極118。臺面106可由襯底102形成，或者由襯底102上方的鰭層(未示出)形成。臺面106具有第一半導體材料，并且溝道108具有不同于第一半導體材料的第二半導體材料。隔離結構104設置在每兩個相鄰的臺面106之間。矩形部件114的一部分被溝道108包圍，且矩形部件114的另一部分被U形部件112包圍。圖2A、圖2B和圖2C中的U形部件112和矩形部件114的詳細描述可以參照圖1A、圖1B和圖1C中的第一隔離部件112和第二隔離部件114的詳細描述。
[0047]在一些實施例中，柵極電介質116可包括氧化硅、氮化硅、氮氧化硅或高k電介質。高k電介質包括金屬氧化物。用作高k電介質的金屬氧化物的實例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物和 / 或它
們的混合物。在本實施例中，柵極電介質116是厚度范圍在約10埃(A)至約30埃(A)之間的高k介電層。可使用諸如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV-臭氧氧化或它們的組合的適合工藝來形成柵極電介質116。柵極電介質116可進一步包括界面層(未示出)以減小柵極電介質116和溝道108之間的損傷。界面
層可包括氧化硅。
[0048]在一些實施例中，柵電極118可包括單層或多層結構。在至少一個實施例中，柵電極118包括多晶硅。進一步地，柵電極118可以是均勻或非均勻摻雜的摻雜多晶硅。在可選實施例中，柵電極 118 包括選自由 W、Cu、T1、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn 和Zr所組成的組中的金屬。在可選實施例中，柵電極118包括選自由TiN、WN、TaN和Ru所組成的組中的金屬。在本實施例中，柵電極118的厚度范圍在約30nm至約60nm之間。可使用諸如ALD、CVD、PVD、電鍍或它們的組合的適合的工藝來形成柵電極118。
[0049]FinFET200可進一步經歷CMOS工藝以形成各種部件，諸如源極/漏極區、接觸件/通孔、互連金屬層、介電層、鈍化層等。利用選擇性生長硅鍺的FinFET200凹進的源極/漏極(S/D)部分中的應變材料可用于提高載流子遷移率。
[0050]圖3是根據本發明各個方面的形成鰭結構100的方法300的流程圖。應該理解，可在方法300之前、期間和之后提供附加步驟，并且對于方法的其他實施例，所述步驟中的一些可被替代或省略。方法300開始于步驟320，其中形成具有第一半導體材料的臺面。方法300繼續到步驟340，其中在臺面上方形成第一隔離部件。方法300繼續到步驟360，其中在第一隔離部件上方形成第二隔離部件。方法300繼續到步驟380，其中在第一隔離部件、第二隔離部件和臺面上方形成溝道，溝道具有不同于第一半導體材料的第二半導體材料。方法300可進一步包括在溝道上方形成柵極結構，柵極結構包括設置在溝道上方的柵極電介質和設置在柵極電介質上方的柵電極。以下的討論示出了可根據圖3的方法300制造鰭結構100的實施例。
[0051]步驟340和步驟360構成子工藝365。圖4是根據本發明各個方面的形成第一隔離部件和第二隔離部件的子工藝365的流程圖。子工藝365中步驟的參考數字不一定表明步驟的順序。步驟可被重新排序以形成不同的方法實施例，它們均在本發明的范圍內。子工藝365開始于步驟370，其中在臺面中形成凹形部分，凹形部分具有底面和側壁。子工藝365繼續到步驟372，其中在底面、側壁、臺面和淺溝槽隔離(STI)結構頂面上方形成第一介電層，第一介電層具有位于頂面上方的上部和位于頂面下方的下部。子工藝365繼續到步驟374，其中在第一介電層上方形成第二介電層，第二介電層具有位于頂面上方的上段和位于頂面下方的下段。子工藝365繼續到步驟376，去除上段和部分下段以形成第二隔離部件。子工藝365繼續到步驟378，其中去除上部和部分下部以形成第一隔離部件，其中第二隔離部件的高度大于第一隔離部件的高度。
[0052]圖5A至圖16C是根據本發明各個方面的處于各個制造階段的鰭結構100的俯視圖和截面圖。圖17A至圖17C是根據本發明各個方面的處于各個制造階段的FinFET200的俯視圖和截面圖。如本發明所使用的，鰭結構100是指FinFET200中任何基于鰭的結構。FinFET200可包括在微處理器、存儲器單元和/或其他集成電路(IC)中。需要注意的是，在一些實施例中，執行圖3中提及的操作不能產生完整的FinFET200。可通過使用互補金屬氧化物半導體(CMOS)技術工藝來制造完整的FinFET200。因此，應該理解，可在圖3的方法300之前、期間和/或之后提供附加工藝，并且本文僅簡要描述一些其他工藝。而且，為了更好的理解本發明的概念，對圖5A至圖17C進行簡化。例如，雖然附圖示出了鰭結構100或FinFET200，但是應該理解，集成電路(IC)可包括許多其他器件，包括電阻器、電容器、電感
器、熔絲等。
[0053]圖 54、64、74、84、94、1(^、1認、124、134、144、154、16么和 17A 是根據實施例的處于各個制造階段中的一個階段的FinFET200的俯視圖。圖5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B和 17B分別是沿著圖 5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A 中的線 A-A’截取的 FinFET200 的截面圖。圖 5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C和 17C 分別是沿著圖 5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和 17A 中的線B-B ’截取的FinFET200的截面圖。
[0054]如圖5A、圖5B和圖5C以及圖3中的步驟320所示，方法300開始于步驟320，在襯底102上方形成具有第一半導體材料的臺面106。臺面106可由襯底102形成，或者由襯底102上方的鰭層(未示出)形成。例如，臺面106由硅制成。
[0055]如圖6A、圖6B和圖6C所示，通過諸如旋涂的適合工藝在隔離結構104(例如，淺溝槽隔離結構104)和臺面106上方形成光刻膠層130，然后通過適合的光刻圖案化方法來圖案化光刻膠層130，并且在光刻膠層130中形成開口 140。
[0056]如圖7A、圖7B和圖7C以及圖4中的步驟370所示，方法300繼續到步驟370，在臺面106內形成凹形部分150，凹形部分150具有底面152和側壁154。在光刻膠層130中形成開口 140之后，通過蝕刻步驟去除圖6A、圖6B和圖6C中的部分臺面106以在開口 140下方形成凹形部分150。在一個實施例中，可通過使用干蝕刻工藝來進行蝕刻步驟，例如，可通過使用包括HBr、02、Cl2和CH4的混合氣體來進行干蝕刻工藝。
[0057]如圖8A、圖8B和圖8C所示，在臺面106內形成凹形部分150之后，光刻膠層130
被剝離。
[0058]如圖9A、圖9B和圖9C以及圖4中的步驟372所示，方法300繼續到步驟372，在底面152、側壁154、臺面106和STI結構104的頂面124上方形成第一介電層160，第一介電層160具有位于頂面124上方的上部162和位于頂面124下方的下部164。在一些實施例中，例如，通過使用低壓化學汽相沉積(LPCVD)或等離子體化學汽相沉積(PECVD)由氮化娃形成第一介電層160。
[0059]如圖9A、圖9B和圖9C以及圖4中的步驟374所示，方法300繼續到步驟374，在第一介電層160的上方形成第二介電層170，第二介電層170具有位于頂面124上方的上段172和位于頂面124下方的下段174。第二介電層170可由氧化硅、摻氟硅酸鹽玻璃(FSG)或低k介電材料制成。在一個實施例中，可以將硅烷(SiH4)和氧氣(O2)作為反應前體通過使用高密度等離子體(HDP)CVD工藝形成第二介電層170。在其他實施例中，可通過使用次常壓化學汽相沉積(SACVD)工藝或高縱橫比工藝(HARP)來形成第二介電層170，其中工藝氣體可包括正硅酸乙酯(TEOS)和/或臭氧(O3)。在另一些其他實施例中，可通過使用諸如含氫的硅酸鹽類(HSQ)或含甲基的硅酸鹽類(MSQ)的旋涂電介質(SOD)工藝來形成第二介電層170。
[0060] 如圖10A、圖10B、圖10C、圖11A、圖1lB和圖1lC以及圖4中的步驟376所示，方法300繼續到步驟376，去除上段172和部分下段174以形成第二隔離部件114。在一些實施例中，第二介電層170由氧化硅制成。可通過化學機械平坦化/拋光(CMP)執行去除上段172，并且可通過蝕刻步驟執行去除部分下段174。在一個實施例中，可使用濕蝕刻工藝進行蝕刻步驟，例如，將第二介電層170的下段174浸泡在氟化氫(HF)里。在另一個實施例中，可使用干蝕刻工藝進行蝕刻步驟，例如，可使用諸如CF4、CHF3> BF3或SF6等的含氟(F)、含氯(Cl)或含溴的蝕刻氣體來進行干蝕刻工藝。
[0061]如圖12A、圖12B和圖12C以及圖4中的步驟378所示，方法300繼續到步驟378，去除上部162和部分下部164以形成第一隔離部件112，其中第二隔離部件114的高度H2大于第一隔離部件112的高度H1。在一些實施例中，第一介電層160由氮化硅制成。可通過蝕刻步驟執行去除上部162和部分下部164。在一個實施例中，可使用濕蝕刻工藝進行蝕刻步驟，例如，將第一介電層160浸泡在-H3PO4中。在另一個實施例中，可使用干蝕刻工藝進行蝕刻步驟，例如使用包括氟氣(例如，CH3F或CF4)和氧氣(例如，O2)的混合氣體。
[0062]如圖13A、圖13B和圖13C所示，通過蝕刻步驟使臺面106的上部凹進。在一些實施例中，臺面106由硅制成。蝕刻步驟可使用任何適合的蝕刻工藝，包括濕蝕刻、干蝕刻和/或諸如反應離子蝕刻(RIE)的其他蝕刻。在一個實施例中，可使用濕蝕刻工藝進行蝕刻步驟，例如，將臺面106浸泡在氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)或四甲基氫氧化銨(TMAH或ΤΜΑ0Η)中。在另一個實施例中，可使用干蝕刻工藝進行蝕刻步驟，例如，可使用包括HBr、02、Cl2和CH4的混合氣體來進行干蝕刻工藝。
[0063]如圖14A、圖14B和圖14C所示，溝道層128形成在第一隔離部件112、第二隔離部件114和臺面106上方，其中溝道層128具有不同于第一半導體材料的第二半導體材料。在一些實施例中，第一半導體材料和第二半導體材料可包括:適合的基本半導體，諸如硅、金剛石或鍺；適合的化合物半導體，諸如砷化鎵、碳化硅、砷化銦或磷化銦；適合的合金半導體，諸如碳化硅鍺、磷化鎵砷或磷化鎵銦；或為了提高性能而發生應變的外延材料。例如，溝道層128由鍺或硅鍺制成。
[0064]如圖15A、圖15B和圖15C以及圖3中的步驟380所示，方法300繼續到步驟380，在第一隔離部件112、第二隔離部件114和臺面106上方形成溝道108，其中溝道108具有不同于第一半導體材料的第二半導體材料。可通過CMP去除溝道層128的上部以形成溝道108。
[0065]如圖16A、圖16B和圖16C所示，使STI結構104的上部凹進至預定厚度，使得溝道108不會被凹進的STI結構104覆蓋或包圍。然后，形成鰭結構100。
[0066]如圖17A、圖17B和圖17C所示，方法300可進一步包括形成設置在溝道108上方的柵極電介質116以及形成設置在柵極電介質116上方的柵電極118。首先，在溝道108、第一隔離部件112、第二隔離部件114、臺面106和STI結構104的上方形成柵極介電層(未示出)，并且在柵極介電層的上方形成柵電極層(未示出)。然后，通過諸如旋涂的適合工藝在柵電極層上方形成光刻膠層(未示出)，通過適合的光刻圖案化方法對光刻膠層進行圖案化以在柵電極層上方形成圖案化的光刻膠部件(未示出)。然后，可使用干蝕刻工藝將光刻膠圖案轉印到下面的層(例如，柵極介電層和柵電極層)以形成包括柵極電介質116和柵電極118的柵極結構120。
[0067]方法300可進一步包括形成各種部件，諸如源極/漏極區、接觸件/通孔、互連金屬層、介電層、鈍化層等。利用選擇性生長硅鍺的FinFET200凹進的源極/漏極(S/D)部分中的應變材料可用于提高載流子遷移率。[0068]通過使用本發明的鰭結構和方法，流過器件溝道的漏電流得到了很好的控制。隨著溝道變厚，漏電流也會變大。通過增加設置在溝道和臺面之間的凸形部件，溝道厚度變薄。結果，通過使用本發明的鰭結構和方法可減小漏電流。
[0069]本發明更廣泛的形式之一涉及鰭結構。該鰭結構包括:臺面，具有第一半導體材料；溝道，設置在臺面上方，溝道具有不同于第一半導體材料的第二半導體材料；以及凸形部件，設置在溝道和臺面之間。
[0070]在一些實施例中，凸形部件為階梯形、臺階形或梯形。
[0071]在一些實施例中，凸形部件包括設置在溝道和臺面之間的第一隔離部件以及設置在溝道和第一隔離部件之間的第二個隔離部件。
[0072]在一些實施例中，第一隔離部件是U形的。
[0073]在一些實施例中，第一隔離部件是矩形的。
[0074]在一些實施例中，第二隔離部件的一部分被溝道包圍，并且第二隔離部件的另一部分被第一隔離部件包圍。
[0075]在一些實施例中，第一隔離部件的厚度范圍在約Inm至約IOnm之間。
[0076]在一些實施例中，第一隔離部件的高度與第一隔離部件的寬度的比率范圍在約2至約99之間。
[0077]在一些實施例中，第二隔離部件的高度與第二隔離部件的寬度的比率范圍在約I至約166之間。
[0078]在一些實施例中，第一隔離部件具有第一介電材料，而第二隔離部件具有不同于第一介電材料的第二介電材料。
[0079]在一些實施例中，第一介電材料包括氮化物。
[0080]在一些實施例中，第二介電材料包括氧化物。
[0081]本發明更廣泛形式中的另一個形式涉及鰭式場效晶體管(FinFET)。該FinFET包括:臺面，具有第一半導體材料；溝道，設置在臺面上方，溝道具有不同于第一半導體材料的第二半導體材料；u形部件，設置在溝道和臺面之間；矩形部件，設置在溝道和U形部件之間；柵極電介質，設置在溝道上方；以及柵電極，設置在柵極電介質上方。
[0082]在一些實施例中，矩形部件的一部分被溝道包圍，而矩形部件的另一部分被U形部件包圍。
[0083]在一些實施例中，U形部件的厚度范圍在約Inm至約IOnm之間。
[0084]在一些實施例中，U形部件的高度與U形部件的寬度的比率范圍在約2至約99之間。
[0085]在一些實施例中，矩形部件的高度與矩形部件的寬度的比率范圍在約I至約166之間。
[0086]在一些實施例中，U形部件具有第一介電材料，而矩形部件具有不同于第一介電材料的第二介電材料。
[0087]本發明更廣泛形式中的另一個形式涉及形成鰭結構的方法。該方法包括:形成具有第一半導體材料的臺面；在臺面上方形成第一隔離部件；在第一隔離部件上方形成第二隔離部件；以及在第一隔離部件、第二隔離部件和臺面上方形成溝道，溝道具有不同于第一半導體材料的第二半導體材料。[0088]在一些實施例中，形成第一隔離部件和形成第二隔離部件包括在臺面內形成凹形部分，其中凹形部分具有底面和側壁；在底面、側壁、臺面和淺溝槽隔離(STI)結構的頂面上方形成第一介電層，第一介電層具有位于頂面上方的上部和位于頂面下方的下部；在第一介電層上方形成第二介電層，第二介電層具有位于頂面上方的上段和位于頂面下方的下段；去除上段和部分下段以形成第二隔離部件；以及去除上部和部分下部以形成第一隔離部件；第二隔離部件的高度大于第一隔離部件的高度。
[0089]前面概述了若干實施例的特征，使得本領域的技術人員可更好地理解本發明的各方面。本領域的技術人員應理解，他們可以容易地使用本發明作為用于設計或修改用于執行與文中描述的實施例實現相同目標和/或實現相同優點的其它工藝和結構的基礎。本領域的技術人員還應意識到，這種等效結構不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行各種改變、替換和變更。
【權利要求】
1.一種鰭結構，包括: 臺面，具有第一半導體材料； 溝道，設置在所述臺面上方，所述溝道具有不同于所述第一半導體材料的第二半導體材料；以及 凸形部件，設置在所述溝道和所述臺面之間。
2.根據權利要求1所述的鰭結構，其中，所述凸形部件為階梯形、臺階形或梯形。
3.根據權利要求1所述的鰭結構，其中，所述凸形部件包括: 第一隔離部件，設置在所述溝道和所述臺面之間；以及 第二隔離部件，設置在所述溝道和所述第一隔離部件之間。
4.根據權利要求3所述的鰭結構，其中，所述第一隔離部件是U形的。
5.根據權利要求3所述的鰭結構，其中，所述第二隔離部件是矩形的。
6.根據權利要求3所述的鰭結構，其中，所述第二隔離部件的一部分被所述溝道包圍，而所述第二隔離部件的另一部分被所述第一隔離部件包圍。
7.根據權利要求3所述的鰭結構，其中，所述第一隔離部件的厚度范圍在約Inm至約IOnm之間。
8.—種鰭式場效晶體管(FinFET)，包括: 臺面，具有第一半導體材料； 溝道，設置在所述臺面上方，所述溝道具有不同于所述第一半導體材料的第二半導體材料； U形部件，設置在所述溝道和所述臺面之間； 矩形部件，設置在所述溝道和所述U形部件之間； 柵極電介質，設置在所述溝道上方；以及 柵電極，設置在所述柵極電介質上方。
9.一種形成鰭結構的方法，包括: 形成具有第一半導體材料的臺面； 在所述臺面上方形成第一隔離部件； 在所述第一隔離部件上方形成第二隔離部件；以及 在所述第一隔離部件、所述第二隔離部件和所述臺面上方形成溝道，所述溝道具有不同于所述第一半導體材料的第二半導體材料。
10.根據權利要求9所述的方法，其中，形成所述第一隔離部件和形成所述第二隔離部件包括: 在所述臺面內形成凹形部分，所述凹形部分具有底面和側壁； 在所述底面、所述側壁、所述臺面和淺溝槽隔離(STI)結構的頂面上方形成第一介電層，所述第一介電層具有位于所述頂面上方的上部和位于所述頂面下方的下部； 在所述第一介電層上方形成第二介電層，所述第二介電層具有位于所述頂面上方的上段和位于所述頂面下方的下段； 去除所述上段和部分所述下段以形成所述第二隔離部件；以及 去除所述上部和部分所述下部以形成所述第一隔離部件； 所述第二隔離部件的高度大于所述第一隔離部件的高度。
【文檔編號】H01L29/10GK103915494SQ201310105433
【公開日】2014年7月9日 申請日期:2013年3月28日 優先權日:2012年12月28日
【發明者】黃俊程, 蔣青宏, 陳能國, 孫詩平, 萬幸仁 申請人:臺灣積體電路制造股份有限公司