專利名稱：存儲結構及其形成方法
技術領域：
本發明涉及半導體記憶器件領域，特別涉及一種存儲結構及其形成方法。
背景技術：
NAND閃存存儲器作為一種存儲結構的商業應用越來越廣泛，例如智能手機、平板電腦、固態硬盤等。這些應用也對其提出了低成本、高密度的要求。然而，光刻技術的極限、短溝道效應、更少的存儲電子以及浮柵耦合等諸多挑戰都限制著傳統的平面型的NAND閃存技術向20nm以下結點發展。因此，三維堆疊的NAND閃存存儲器逐漸成為關注的熱點。現有的3D-NAND閃存技術按照堆疊方式可劃分為柵堆疊型以及溝道堆疊型。其中柵堆疊型包括管型結構P-BiCS(Pipe-shaped Bit Cost Scalable)結構以及晶體管單兀陣列結構TCAT(Terabit Cell Array Transistor)結構兩種,而溝道堆疊型包括垂直柵結構的 VG NAND (Vertical-Gate NAND)結構和單晶娃堆疊陣列的 STAR(Single_CrystallineSi STacked ARray)結構兩種。對于柵堆疊型結構，位線垂直于芯片表面，柵與芯片表面平行并且在垂直方向堆疊。隨著堆疊層數的增加，柵堆疊的難度越來越大，因此，位線的位數則受到很大的限制，難易應對 ITRS (International Technology Roadmap for Semiconductors)中預測的未來64bits位線寬度的要求。而對于溝道堆疊的NAND結構，由于位線是平行于芯片表面，不存在位線長度的限制。此外，相比于溝道堆疊結構，柵堆疊型結構單元面積大，集成度低，不適宜大規模存儲陣列的制備。因此，溝道堆疊結構更適合未來大規模3D NAND存儲器。在現有的溝道堆疊結構中只有STAR結構的單元可以使用單晶硅作為溝道，而垂直柵VG NAND結構只能使用多晶硅作為溝道。用多晶硅溝道的VG NAND結構，由于缺陷和晶粒間界的原因，導致閾值電壓漲落大，存儲單元性能差異大，亞閾特性差，關態漏電流大等問題，難以得到像單晶溝道的STAR結構那樣均勻、穩定的存儲單元。但是，在現存的VGNAND結構中，單元尺寸要比STAR結構更小，可以得到更高的集成度，制作工藝上更加簡單，工藝可靠性更高。如果能夠使用單晶半導體作為溝道堆疊的VG NAND結構的溝道的話，那么就會克服VG NAND存在的問題，不僅制作方法簡單，而且具有更高的集成度，非常適合未來3D大容量存儲器陣列的要求。單晶溝道VG NAND結構制造工藝的關鍵步驟是如何形成多層絕緣層與多層單晶半導體層的交迭結構。現有的堆疊層制造工藝中，使用SiGe作為犧牲層的方法:首先，形成SiGe與單晶硅的多層交迭結構，然后，將多層SiGe層腐蝕掉，再填充多晶的絕緣介質。這種制造方法，不但工藝步驟多，而且工藝中會出現懸空的半導體結構，難度大，良率低。因此，目前的單晶溝道結構的不僅制造工藝復雜(例如工藝流程中使用SiGe犧牲層)，而且過多的刻蝕工藝使得溝道以及界面處晶格質量下降，器件性能降低。因此尋找一種替代的簡化工藝是一個研究熱點。針對這個需求，本發明專利就是提出了一種單晶溝道的垂直柵存儲器陣列單元結構以其制造方法。該結構在VG NAND結構的基礎上，使用了單晶半導體材料作為溝道材料，溝道遷移率的大大提高，使得其性能明顯提升，單元尺寸可以進一步減小。同時，該形成方法簡單、高效、可靠性高，對溝道材料損傷小，非常適合大規模陣列的制作。
發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別是利用單晶溝道提高遷移率，簡化工藝流程，降低成本，縮小存儲器單元結構的尺寸，進一步提高其性能和集成密度。為達到上述目的，本發明一方面提出了一種存儲結構，包括:襯底；形成在所述襯底上的多個溝道結構，所述多個溝道結構相互平行，每個所述溝道結構在垂直于所述襯底的方向上包括交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層所述氧化物層為單晶氧化物層；與所述多個溝道結構相互配合的多個柵結構，每個所述柵結構包括緊鄰所述溝道結構的柵介質層和緊鄰所述柵介質層的柵極層。在本發明的一個實施例中，所述單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合。在本發明的一個實施例中，所述柵結構與所述溝道結構相互垂直，且每個所述溝道結構貫穿所述多個柵結構，每個所述柵結構覆蓋所述多個溝道結構。在本發明的一個實施例中，還包括:形成在所述多個柵結構之間的柵間隔離結構。在本發明的一個實施例中，還包括:位于多個所述溝道結構的兩端的端部半導體結構。在本發明的一個實施例中，進一步包括:形成在所述柵結構與所述端部半導體結構之間的端部隔離結構。在本發明的一個實施例中，所述單晶半導體層為非本征半導體層。在本發明的一個實施例中，所述溝道結構上形成有多晶硅層。在本發明的一個實施例中，所述柵介質層包括依次層疊的隧穿氧化層、電荷俘獲層、阻擋氧化層。在本發明的一個實施例中，所述電荷俘獲層的材料包括氮化物、納米晶和多晶硅中的任意一種。在本發明的一個實施例中，所述單晶半導體層包括:S1、Ge、SiGe、II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。在本發明的一個實施例中，每層所述單晶氧化物層的厚度不小于25nm。在本發明的一個實施例中，所述襯底為單晶S1、單晶SiGe或單晶Ge。在本發明的一個實施例中，所述單晶氧化物層的材料包括:BeO、(GdhErx) 203、(GdhNdx)2O^ (EivxNdx)2O3' (PivxLax)2O3' (PivxNdx)2O3' (PivxGdx)2O3' (Er1^xLax) 203 中的一種或多種的組合，其中X的取值范圍為0-1。 在本發明的一個實施例中，每層所 述單晶氧化物層包括多個單晶氧化物子層。在本發明的一個實施例中，每層所述單晶半導體層包括多個單晶半導體子層。為達到上述目的，本發明另一方面提出了一種存儲結構的形成方法，包括:S1.提供襯底；S2.在所述襯底上沿垂直方向形成交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層所述氧化物層為單晶氧化物層；S3.刻蝕所述多層單晶半導體層和多層氧化物層，以形成互相平行的多個溝道結構；S4.沉積柵介質材料和柵極材料，然后進行刻蝕以形成與所述多個溝道結構相互配合的多個柵結構，其中每個所述柵結構包括緊鄰所述溝道結構的柵介質層和緊鄰所述柵介質層的柵極層。在本發明的一個實施例中，如權利要求17所述的存儲結構的形成方法，其特征在于，還包括:在所述步驟S4之后，執行步驟S5.沉積隔離材料，在所述多個柵結構之間、且在所述多個溝道結構之上形成隔離層；或者，在所述步驟S3與步驟S4之間，執行步驟S6.沉積隔離材料，在所述多個溝道結構之上形成隔離層，并刻蝕所述隔離層以形成柵窗口。在本發明的一個實施例中，所述單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合。在本發明的一個實施例中，所述柵結構與所述溝道結構相互垂直，且每個所述溝道結構貫穿所述多個柵結構，每個所述柵結構覆蓋所述多個溝道結構。在本發明的一個實施例中，還包括:在形成所述多個溝道結構的同時，在所述多個溝道結構兩端形成端部半導體結構。在本發明的一個實施例中，所述單晶半導體層為非本征半導體層。在本發明的一個實施例中，所述溝道結構上形成有多晶硅層。在本發明的一個實施例中，所述柵介質層包括依次層疊的隧穿氧化層、電荷俘獲層、阻擋氧化層。在本發明的一個實施例中，所述電荷俘獲層的材料包括氮化物、納米晶和多晶硅中的任意一種。在本發明的一個實施例中，所述單晶半導體層包括:S1、Ge、SiGe、II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。在本發明的一個實施例中，每層所述單晶氧化物層的厚度不小于25nm。在本發明的一個實施例中，所述襯底為單晶S1、單晶SiGe或單晶Ge。在本發明的一個實施例中，所述單晶氧化物層的材料包括:BeO、(Gd1^xErx) 203、(GdhNdx)2O^ (EivxNdx)2O3' (PivxLax)2O3' (PivxNdx)2O3' (PivxGdx)2O3' (Er1^xLax) 203 中的一種或多種的組合，其中X的取值范圍為0-1。在本發明的一個實施例中，每層所述單晶氧化物層包括多個單晶氧化物子層。在本發明的一個實施例中，每層所述單晶半導體層包括多個單晶半導體子層。根據本發明的存儲結構及其形成方法具有如下有益效果:(1)簡化了工藝，提高了良率。本發明使用具有單晶性質的稀土氧化物或氧化鈹作為層間介質。稀土元素中，錒(Ac)系元素大部分具有放射性，因此，常用的稀土氧化物以鑭(La)系稀土的氧化物為主。稀土氧化物晶體與常見的半導體材料如S1、Ge、SiGe、GaAs等同為立方晶系，同時,鑭(La)系稀土的氧化物晶體如La203、Pr203、Nd203、Er2O3、Gd2O3等的晶格常數相差不大，其晶格常數大約為Si和Ge晶體的兩倍，即一個稀土氧化物晶體單胞正好與兩個Si和Ge晶體的單胞相匹配，即其晶格常數是基本匹配的，有利于在稀土氧化物上外延形成半導體薄膜，也有利于在半導體薄膜上外延形成稀土氧化物單晶薄膜。同樣，氧化鈹晶體與常見的半導體材料如S1、Ge、SiGe、GaAs等同為立方晶系，同時，氧化鈹的晶格常數大約為Si晶體的一半，即一個Si晶體的單胞正好與兩個氧化鈹晶體單胞相匹配，即其晶格常數是基本匹配的，故有利于在氧化鈹單晶薄膜上外延形成半導體單晶薄膜，也有利于在半導體單晶薄膜上外延形成氧化鈹單晶薄膜。因此，利用稀土氧化物或氧化鈹晶體與常見半導體材料之間的晶格匹配，使得可以通過簡單的外延工藝形成多層絕緣層與多層單晶半導體層的交迭結構，并且能夠使半導體層之間相互絕緣性良好，無需犧牲層，簡化了工藝，提高了良率。經過簡單的交替外延，可以非常容易的得到高質量的單晶半導體薄膜以及絕緣層堆疊層，既能夠保證生長質量，也能夠保證堆疊的數量。(2)單晶半導體層晶格質量高，存儲單元的性能高。一方面，通過調整單晶絕緣層的組分，尤其是可通過控制稀土氧化物的組分來控制其晶格常數。例如，La2O3的晶格常數比Ge的兩倍略大，而Er203、Gd2O3比Si的兩倍略小，Pr203、Nd2O3介于Si和Ge的兩倍之間，通過調整稀土氧化物中La、Er等稀土兀素的含量，可以使其晶格與S1、Ge、SiGe、GaAs等半導體晶體的晶格完全匹配，從而可以減少缺陷、并形成高質量的單晶半導體層，使得后續形成的器件具有較高的遷移率，進而使存儲單元的性能更高。另一方面，由于本發明的形成方法中，由于避免了 SiGe單晶犧牲層的形成，從而避免了由于腐蝕、再填充以及懸空對半導體層晶格的損傷，不但最大限度的減小工藝帶來的性能退化，并且也能夠提高器件的可靠性。對于，存儲單兀而目，使用單晶溝道的VG NAND結構的存儲單兀具有更聞的驅動能力，進而減小單元尺寸，提高閾值電壓的均一性，改善關態漏電流。(3)集成密度高。在延時和工藝水平滿足要求的前提下，本發明所形成的三維存儲器陣列結構，可以堆疊任意多層，并且可以形成任意多的陣列結構。不僅如此，工藝難度的降低，也會提高堆疊層以及陣列的數量，進而提高集成度。(4)存儲器讀寫速度更快。存儲單元器件的遷移率提高，驅動能力增強；更簡單可靠的制造工藝，工藝漲落更小，器件參數更穩定；位線和字線的走線更靈活等等，都會提高存儲器的性能。(5)單晶稀土氧化物和氧化鈹的熱導率較之傳統的二氧化硅或者氮氧化硅等氧化物高，單晶稀土氧化物的熱導率為熱生長SiO2介質的3倍以上，而單晶氧化鈹的熱導率與鋁的熱導率相當，從而可以顯著地改善器件之間的散熱問題，改善器件的性能。(6)本發明中的溝道結構的制備工藝可以采用常見的外延工藝，如金屬有機化學氣相沉積(M0CVD)、固相源外延(SSE)、超高真空化學氣相淀積(UHVCVD)、分子束外延(MBE)等，這些制備工藝與傳統的半導體制備工藝相兼容，簡單易實現，成本低。本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。
本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中:圖1a為本發明第一實施例的存儲結構的結構示意圖；圖1b為圖1a所示的存儲結構的俯視圖；圖2a為本發明第二實施例的存儲結構的結構示意圖；圖2b為圖2a所示的存儲結構的俯視圖；圖3為本發明實施例的存儲結構的形成方法的流程圖；圖4-圖10為本發明實施例的存儲結構的形成方法的詳細示意圖；圖1la為圖11所示的存儲結構的溝道結構在A處進行斷面后的結構示意圖；圖1lb為圖11所示的存儲結構的溝道結構在B處進行斷面后的結構示意圖。
圖12a為一個基于本發明的3D NAND存儲器陣列的等效電路圖。圖12b為圖13b所述的3D NAND存儲器陣列的結構示意12c為GSL結構的摻雜圖示意圖。
具體實施例方式下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。在本發明的描述中，需要理解的是，術語“中心”、“縱向”、“橫向”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內”、“外”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。需要說明的是，此外，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個該特征。進一步地，在本發明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。此外，在本發明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。本發明的一個目的在于提出一種存儲結構。圖1a為本發明第一實施例的存儲結構的帶有斷面的立體結構示意圖；圖1b為圖1a對應的俯視圖，其中點劃線即圖1a的斷面在俯視圖中的投影。如圖1a和圖1b所示，本發明第一實施例的存儲結構包括:襯底100 ;形成在襯底100上的多個溝道結構200，形成在襯底100上的多個柵結構300，以及多個柵結構300之間還具有柵間隔離結構510 (圖1a中不顯示,僅在圖1b中畫出)。其中多個溝道結構200彼此相互平行，每個溝道結構200在垂直方向上包括交替堆疊的多層單晶半導體層210和多層氧化物層220，其中，至少一層氧化物層220為單晶氧化物層，該單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合。多個柵結構300沿第二方向延伸且在第一方向間隔開,其中，第二方向與第一方向垂直,每個溝道結構200貫穿多個柵結構300，每個柵結構300包括緊鄰溝道結構200上的柵介質層310和形成在柵介質層上的柵極層320。柵間隔離結構510將多個柵結構300電學隔離。圖2a為本發明第二實施例的存儲結構的帶有斷面的立體結構示意圖；圖2b為圖2a對應的俯視圖，其中點劃線即圖2a的斷面在俯視圖中的投影。第二實施例與第一實施例相比，主要是在多個溝道結構兩端增加了端部半導體結構，以及，不僅在柵結構之間具有隔離材料，在器件的其他剩余空間也填充有隔離材料。如圖2a和圖2b所示，本發明第二實施例的存儲結構包括:襯底100 ;形成在襯底100上的多個溝道結構200，形成在襯底100上的多個柵結構300，形成在襯底100上的、位于多個溝道結構200兩端的兩個端部半導體結構400，和填充在器件剩余空間中的隔離層500 (圖中未示出)。其中隔離層500為整體相連的結構，根據具體位置的不同，可以大致分為用于隔離多個柵結構300的柵間隔離結構510和用于隔離多個溝道結構的端部隔離結構520。具體地:襯底100的材料可為單晶S1、單晶SiGe或單晶Ge。這幾種材料為半導體存儲器制造中最常見的襯底材料。多個溝道結構200沿第一方向延伸且相互平行(從圖2b中可明顯看出)，每個溝道結構200在垂直方向上包括交替堆疊的多層單晶半導體層210和多層氧化物層220 (從圖2a中可以明顯看出)。單晶半導體層210的材料包括:S1、Ge、SiGe、II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。在本發明的一個實施例中，單晶半導體層210為非本征半導體層。非本征半導體可以是通過逐層形成每一層單晶半導體210的過程中進行摻雜得到的，也可以是形成整個單晶半導體層210和單晶氧化物層220堆疊后離子注入摻雜得到的。非本征的形態使得單晶半導體層210具有較低的電阻率，可以降低源漏串聯電阻，調整溝道摻雜，從而調整溝道閾值電壓。多層氧化物層220中至少有一層為單晶氧化物層，該單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合，舉例地，可以為 BeO、(GdhErx)2O3' (GdhNdx)203、(Er1^xNdx)203> (PivxLax)2O3' (Pr1^xNdx)203>(PiVxGdx)2Oy (Er1^xLax)2O3中的一種或多種的組合，其中x的取值范圍為0_1。其中，每層單晶氧化物層的厚度一般不小于25nm,過薄可能導致電容過大,厚度優選50_200nm。需要說明的是，單晶半導體層210和氧化物層220均可以為多層子層的結構，S卩，每層單晶半導體層210包括多個單晶半導體子層，每層單晶氧化物層220包括多個單晶氧化物子層。多個溝道結構200和柵結構300的延伸方向互相垂直。每個溝道結構200貫穿多個柵結構300，并且每個柵結構300覆蓋多個溝道結構200。每個柵結構300包括緊鄰溝道結構200之上的柵介質層310和形成在柵介質層310上的柵極層320。其中，柵介質層310包括依次層疊的隧穿氧化層311、電荷俘獲層312、阻擋氧化層312。具體地:隧穿氧化層311緊鄰溝道，一般厚度比較薄，為納米量級。在一定的電壓激勵下，可以允許電子隧穿過該隧穿氧化層311進入電荷俘獲層312,并被電荷俘獲層312截獲；同樣,在一定的電壓激勵下，被電荷俘獲層312俘獲的電子也可以隧穿過隧穿氧化層311，達到釋放電荷的作用。因此，隧穿氧化層311不僅用于絕緣，也用作連接電荷俘獲層312與溝道之間電荷交換的通道。電荷俘獲層312往往采用具有較多缺陷和位錯的材料制成，利用這些缺陷起到俘獲電荷的作用，短時間內電荷不易丟失，從而起到記憶的作用。阻擋氧化層313位于電荷俘獲層312與柵極層320相鄰。阻擋氧化層 用于電絕緣，隔絕電荷俘獲層312與柵極層320之間的電荷通路。在本發明的一個實施例中，其中，電荷俘獲層312的材料包括氮化物、納米晶和多晶硅中的任意一種。這三種材料通常為多晶態或非晶態，具有較高的界面態和缺陷密度。這些界面態和缺陷暴露出的未飽和鍵可以俘獲電荷，并且在沒有外界激勵下，可以保存較長時間。此外，由于電荷被空間上分離的缺陷俘獲，這種結構形成的存儲器也具有較高的抗輻照能力。需要說明的是，上述關于襯底100、溝道結構200以及柵結構300細節表述同樣適用于圖1a和圖1b所示的第一實施例的存儲結構的情況。兩個端部半導體結構400位于垂直交錯的多個溝道結構200和多個柵結構300的兩側。端部半導體結構400沿第二方向延伸，每個端部半導體結構400與溝道結構200類似，在豎直方向上同樣包括交替堆疊的多層單晶半導體層210和多層氧化物層220。端部半導體結構400 —般會被加工形成元件陣列的控制部件以及各類連線的引出結構，如SSL (String Select Line)、CSL (Common Source Line)等連線的引出結構。隔離層500填充了整個器件的其他閑置區域，起到隔離多個組成部件的作用，為簡便起見未在圖中畫出。在本發明的一個優選實施例中，每個溝道結構200上還形成有多晶硅層600。該多晶硅層600主要是起到硬掩膜作用，以使加工過程中刻蝕質量較好，得到高質量的精細結構。在上述的第一實施例(見圖1)和第二實施例(見圖2)的存儲結構中，最為關鍵的部件是多層單晶半導體層210和多層氧化物層220的交替堆疊組成的半導體陣列結構200。本發明另一目的在于提出了一種存儲結構的形成方法，如圖3所示，包括步驟:S1.提供襯底。S2.在襯底上沿垂直方向形成交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層氧化物層為單晶氧化物層。S3.刻蝕多層單晶半導體層和多層氧化物層，以形成互相平行的多個溝道結構。S4.沉積柵介質材料和柵極材料，然后進行刻蝕以形成與多個溝道結構相互配合的多個柵結構，其中每個柵結構包括緊鄰溝道結構的柵介質層和緊鄰柵介質層的柵極層。優選地，還包括形成隔離材料的步驟。在本發明的一 個實施例存儲結構的形成方法中，步驟S4之后執行步驟S5.沉積隔離材料，在多個柵結構之間且在多個溝道結構之上形成隔離層。該實施例中先形成柵后形成隔離層，可以得到圖1a和圖1b所示的第一實施例的存儲結構。在本發明的另一個實施例存儲結構的形成方法中，在步驟S3與步驟S4之間，執行步驟S6.沉積隔離材料，在多個溝道結構之上形成隔離層，并刻蝕隔離層以形成柵窗口。該實施例中先形成隔離層后形成柵，可以得到圖2a和圖2b所示的第二實施例的存儲結構。為使本領域技術人員更好地理解本發明，發明人結合圖4-圖1lb詳細介紹存儲結構形成方法的具體流程，該方法最終能夠形成圖2a和圖2b所示的第二實施例存儲結構。步驟01:提供襯底100。襯底100的材料包括單晶S1、單晶SiGe、單晶Ge。這幾種材料為半導體存儲器制造中最常見的襯底材料。為簡便起見，該步驟未繪制對應的示意圖，并且在圖4-圖10中襯底100均未繪出。步驟02:如圖4所示，在襯底100上沿垂直方向形成交替堆疊的多層單晶半導體層210和多層氧化物層220。其中:單晶半導體層210的材料包括:S1、Ge、SiGe、II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。多層氧化物層220中至少有一層為單晶氧化物層，該單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合，舉例地，可以為 BeO、(GdhErx)2O^ (GdhNdx)2Op (EivxNdx)2O3' (PivxLax)2O3'(PiVxNdx)2O3' (PivxGdx)2O3' (EivxLax)2O3中的一種或多種的組合，其中x的取值范圍為0-1。其中，每層單晶氧化物層的厚度一般不小于25nm，過薄可能導致電容過大，厚度優選50-200nm。需要說明的是，單晶半導體層210和氧化物層220均可以為多層子層的結構，SP，每層單晶半導體層210包括多個單晶半導體子層，比如Si/SiGe/Si多個子層結構，每層單晶氧化物層220包括多個單晶氧化物子層，例如，多個具有不同Gd和Er含量的(GcVxErx) 203子層構成的多層結構，該結構可以抑制氧化物層中的位錯的延伸，降低位錯密度。
在本發明的一個優選實施例中，步驟02還包括:對多個溝道結構200的每層單晶半導體層210進行摻雜，以使單晶半導體層210變為非本征半導體層。該摻雜過程可以是通過逐層形成每一層單晶半導體210的過程中進行摻雜得到的，也可以是形成整個單晶半導體層210和單晶氧化物層220堆疊后深度離子注入摻雜得到的。此外，也可能通過具有一定傾角的離子注入來實現，在單元陣列的端部形成GSL選通管的摻雜分布。非本征的形態使得單晶半導體層210具有較低的電阻率，可以降低源漏串聯電阻，還可以調整溝道摻雜，從而調整閾值電壓。在本發明的一個優選實施例中，步驟02還包括:還可進一步在半導體陣列結構200的頂部沉積一層多晶硅層600作為硬掩膜，該多晶硅層600有利于提高后續刻蝕精細柵結構的質量。步驟03:如圖5所示，刻蝕多層單晶半導體層210和多層單晶氧化物層220，以形成沿第一方向延伸且互相平行的多個溝道結構200，以及位于多個溝道結構200兩端的沿第二方向延伸的兩個端部半導體結構400,其中第二方向與第一方向垂直。端部半導體結構400—般會被后續加工形成存儲陣列的控制單元以及引出結構。需要說明的是，圖6中僅繪出一個溝道結構200，這僅僅是出于示例的方便。實際上溝道結構200的數目應為多個。步驟04:如圖6所示，沉積隔離材料，以在襯底100、兩個端部半導體結構400以及多個溝道結構200之上形成隔離結構500，其中，每個溝道結構貫穿多個隔離結構500。需要說明的是，圖6中的多個隔離結構500尚未被刻蝕分割，故從圖中直觀來看是一個彼此連接的整體隔離層。步驟05:刻蝕隔離層500以形成柵窗口，向柵窗口沉積柵介質材料和柵極材料并刻蝕，以形成與多個溝道結構相互配合的多個柵結構300，其中每個柵結構300包括緊鄰溝道結構200的柵介質層310和柵極層320。具體地，首先，如圖7所示，在隔離結構500上沉積光刻膠700并圖形化。隨后，如圖8所示，對隔離層500進行光刻以去除未被光刻膠遮擋的部分，形成柵窗口。由于先前溝道結構200的頂部沉積了多晶硅層600作為硬掩膜，故溝道結構200的部分得以保留，其他部分被去除。此時，溝道結構200中的多層單晶半導體層210和多層單晶氧化物層220被暴露在縱剖側面中。然后，如圖9所示，向柵窗口沉積柵介質材料以形成柵介質層310。該柵介質層310覆蓋住了溝道結構200原本暴露出的多層單晶半導體層210和多層單晶氧化物層220。其中，該柵介質層310包括依次層疊的隧穿氧化層311、電荷俘獲層312、阻擋氧化層312。具體地:隧穿氧化層311緊鄰溝道，一般厚度比較薄，為納米量級。在一定的電壓激勵下，可以允許電子隧穿過該隧穿氧化層311進入電荷俘獲層312，并被電荷俘獲層312截獲；同樣，在一定的電壓激勵下，被電荷俘獲層312俘獲的電子也可以隧穿過隧穿氧化層311，達到釋放電荷的作用。因此，隧穿氧化層311不僅用于絕緣，也用作連接電荷俘獲層312與溝道之間電荷交換的通道。電荷俘獲層312往往采用具有較多缺陷和位錯的材料制成，利用這些缺陷起到俘獲電荷的作用，短時間內電荷不易丟失，從而起到記憶的作用。阻擋氧化層313位于電荷俘獲層312與柵極層320相鄰。阻擋氧化層313用于電絕緣，隔絕電荷俘獲層312與柵極層320之間的電荷通路。在本發明的一個實施例中，其中，電荷俘獲層312的材料包括氮化物、納米晶和多晶硅中的任意一種。這三種材料通常為多晶態或非晶態，具有較高的界面態和缺陷密度。這些界面態和缺陷暴露出的未飽和鍵可以俘獲電荷，并且在沒有外界激勵下，可以保存較長時間。此外，由于電荷被空間上分離的缺陷俘獲，這種結構形成的存儲器也具有較高的抗輻照能力。最后，如圖10所示，向柵窗口沉積柵極材料，然后刻蝕以形成柵極層320。柵極層320和其周圍的柵介質層310構成了柵結構300。每個溝道結構200貫穿多個該柵結構300。需要說明的是:有時候沉積的柵結構300會連在一起，可視情況在沉積后增加一次刻蝕步驟以形成多個精細的柵結構。為使本領域技術人員更好地理解，發明人還提供了圖10所示的本發明的存儲結構在A處和B處進行斷面后的結構示意圖，如圖1la和圖1lb所示，可以看出柵結構300的細節結構。根據本發明的存儲結構及其形成方法具有如下有益效果:(I)簡化了工藝，提高了良率。本發明使用具有單晶性質的稀土氧化物或氧化鈹作為層間介質。稀土元素中，錒(Ac)系元素大部分具有放射性，因此，常用的稀土氧化物以鑭(La)系稀土的氧化物為主。稀土氧化物晶體與常見的半導體材料如S1、Ge、SiGe、GaAs等同為立方晶系，同時,鑭(La)系稀土的氧化物晶體如La203、Pr203、Nd203、Er2O3、Gd2O3等的晶格常數相差不大，其晶格常數大約為Si和Ge晶體的兩倍，即一個稀土氧化物晶體單胞正好與兩個Si和Ge晶體的單胞相匹配，即其晶格常數是基本匹配的，有利于在稀土氧化物上外延形成半導體薄膜，也有利于在半導體薄膜上外延形成稀土氧化物單晶薄膜。同樣，氧化鈹晶體與常見的半導體材料如S1、Ge、SiGe、GaAs等同為立方晶系，同時，氧化鈹的晶格常數大約為Si晶體的一半，即一個Si晶體的單胞正好與兩個氧化鈹晶體單胞相匹配，即其晶格常數是基本匹配的，故有利于在氧化鈹單晶薄膜上外延形成半導體單晶薄膜，也有利于在半導體單晶薄膜上外延形成氧化鈹單晶薄膜。因此利用稀土氧化物或氧化鈹晶體與常見半導體材料之間的晶格匹配，使得可以通過簡單的外延工藝形成多層絕緣層與多層單晶半導體層的交迭結構，并且能夠使半導體層之間相互絕緣性良好，無需犧牲層，簡化了工藝，提高了良率。(2)單晶半導體層晶格質量高，存儲單元的性能高。一方面，通過調整單晶絕緣層的組分，尤其是可通過控制稀土氧化物的組分來控制其晶格常數。例如，La2O3的晶格常數比Ge的兩倍略大，而Er203、Gd2O3比Si的兩倍略小，Pr203、Nd2O3介于Si和Ge的兩倍之間，通過調整稀土氧化物中La、Er等稀土兀素的含量，可以使其晶格與S1、Ge、SiGe、GaAs等半導體晶體的晶格完全匹配，從而可以減少缺陷、并形成高質量的單晶半導體層，使得后續形成的器件具有較高的遷移率，進而使存儲單元的性能更高。另一方面，由于本發明的形成方法中，由于避免了 SiGe單晶犧牲層的形成，從而避免了由于腐蝕、再填充以及懸空對半導體層晶格的損傷，不但最大限度的減小工藝帶來的性能退化，并且也能夠提高器件的可靠性。(3)集成密度高。在延時和工藝水平滿足要求的前提下，本發明所形成的三維存儲器陣列結構，可以堆疊任意多層，并且可以形成任意多的陣列結構。不僅如此，工藝難度的降低，也會提高堆疊層以及陣列的數量，進而提高集成度。(4)存儲器讀寫速度更快。存儲單元器件的遷移率提高，驅動能力增強；更簡單可靠的制造工藝，工藝漲落更小，器件參數更穩定；位線和字線的走線更靈活等等，都會提高存儲器的性能。(5)單晶稀土氧化物和氧化鈹的熱導率較之傳統的二氧化硅或者氮氧化硅等氧化物高，單晶稀土氧化物的熱導率為熱生長SiO2介質的3倍以上，而單晶氧化鈹的熱導率與鋁的熱導率相當，從而可以顯著地改善器件之間的散熱問題，改善器件的性能。(6)本發明中的溝道結構的制備工藝可以采用常見的外延工藝，如金屬有機化學氣相沉積(M0CVD)、固相源外延(SSE)、超高真空化學氣相淀積(UHVCVD)、分子束外延(MBE)等，這些制備工藝與傳統的半導體制備工藝相兼容，簡單易實現，成本低。為了使本領域技術人員更好地理解本發明的其他細節結構，及其使用方法。現結合圖12a-圖12c作進一步補充闡述。圖12a為一個基于本發明的3D NAND存儲器陣列的等效電路圖，圖12b為其結構示意圖。存儲結構的柵電極為字線WUWord Line)，存儲結構的源端、漏端最終連接到位線BL (Bit Line)與共源端 CSL (Common Source Line)。溝道中陣列端部的控制單元主要有位線上端的選擇線SSL(String Select Line)和位線下端的接地選擇線GSUGround Select Line)。在每一條沿位線方向的存儲陣列的兩端各有一個選擇管，用來控制該條位線的與電源或地之間的通斷。SSL與GSL則是由這些選擇管的柵極構成的。每條有兩個選擇管，這兩個結構分別位于一條位線的兩個端部，即每一條存儲陣列的兩端。GSL與位線的連接關系與一條字線類似，可以同時控制每一條位線的通斷。然而，每一條SSL則僅僅連接到一部分位線(通常是豎直的一列)的選擇管的柵極上，僅對部分位線起到選擇作用。這些端部選擇管與存儲陣列單元具有相同的結構，因此也可以使用本專利中存儲結構的形成方法形成，只是在刻蝕柵結構時，SSL選擇管的柵結構與存儲陣列的柵結構的刻蝕窗口存在差異。一般情況下GSL結構的摻雜圖12c所示，可以通過傾角注入的方式實現，其中N+摻雜用于在編程操作和讀操作時為溝道內部提供足夠的電子，P摻雜是為了在擦除操作時與溝道內部提供低阻的通路。在2D NAND存儲中，使用WL和BL就可以選定一個單元進行操作，而在3D NAND存儲器中，WL和BL只能夠確定一列數據，因此還需要使用SSL信號線來進行選擇。本發明的3D NAND存儲器陣列中的存儲單元的讀寫方式如下:
權利要求
1.一種存儲結構，包括: 襯底； 形成在所述襯底上的多個溝道結構，所述多個溝道結構相互平行，每個所述溝道結構在垂直于所述襯底的方向上包括交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層所述氧化物層為單晶氧化物層； 與所述多個溝道結構相互配合的多個柵結構，每個所述柵結構包括緊鄰所述溝道結構的柵介質層和緊鄰所述柵介質層的柵極層。
2.如權利要求1所述 的存儲結構，其特征在于，所述單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合。
3.如權利要求1所述的存儲結構，其特征在于，所述柵結構與所述溝道結構相互垂直，且每個所述溝道結構貫穿所述多個柵結構，每個所述柵結構覆蓋所述多個溝道結構。
4.如權利要求1所述的存儲結構，其特征在于，還包括:形成在所述多個柵結構之間的柵間隔離結構。
5.如權利要求1所述的存儲結構，其特征在于，還包括:位于多個所述溝道結構的兩端的端部半導體結構。
6.如權利要求5所述的一種存儲結構，其特征在于，進一步包括:形成在所述柵結構與所述端部半導體結構之間的端部隔離結構。
7.如權利要求1所述的存儲結構，其特征在于，所述單晶半導體層為非本征半導體層。
8.如權利要求1所述的存儲結構，其特征在于，所述溝道結構上形成有多晶硅層。
9.如權利要求1所述的存儲結構，其特征在于，所述柵介質層包括依次層疊的隧穿氧化層、電荷俘獲層、阻擋氧化層。
10.如權利要求9所述的存儲結構，其特征在于，所述電荷俘獲層的材料包括氮化物、納米晶和多晶娃中的任意一種。
11.如權利要求1所述的存儲結構，其特征在于，所述單晶半導體層包括:S1、Ge、SiGe、II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。
12.如權利要求1所述的存儲結構，其特征在于，每層所述單晶氧化物層的厚度不小于.25nm。
13.如權利要求1所述的存儲結構，其特征在于，所述襯底為單晶S1、單晶SiGe或單晶Ge。
14.如權利要求2所述的存儲結構，其特征在于，所述單晶氧化物層的材料包括:Be。、(GdhErx)2Op (Gd1^xNdx) 203> (EivxNdx)2O3' (PivxLax)2O3' (PivxNdx)2O3' (PivxGdx)2O3'(Er1^xLax)2O3中的一種或多種的組合，其中x的取值范圍為0_1。
15.如權利要求1所述的存儲結構，其特征在于，每層所述單晶氧化物層包括多個單晶氧化物子層。
16.如權利要求1所述的存儲結構，其特征在于，每層所述單晶半導體層包括多個單晶半導體子層。
17.一種存儲結構的形成方法，包括: S1.提供襯底； S2.在所述襯底上沿垂直方向形成交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層所述氧化物層為單晶氧化物層； S3.刻蝕所述多層單晶半導體層和多層氧化物層，以形成互相平行的多個溝道結構； S4.沉積柵介質材料和柵極材料，然后進行刻蝕以形成與所述多個溝道結構相互配合的多個柵結構，其中每個所述柵結構包括緊鄰所述溝道結構的柵介質層和緊鄰所述柵介質層的柵極層。
18.如權利要求17所述的存儲結構的形成方法，其特征在于，還包括: 在所述步驟S4之后，執行步驟S5.沉積隔離材料，在所述多個柵結構之間、且在所述多個溝道結構之上形成隔離層；或者， 在所述 步驟S3與步驟S4之間，執行步驟S6.沉積隔離材料，在所述多個溝道結構之上形成隔離層，并刻蝕所述隔離層以形成柵窗口。
19.如權利要求17所述的存儲結構的形成方法，其特征在于，所述單晶氧化物層的材料包括氧化鈹、稀土氧化物中的任意一種或多種的組合。
20.如權利要求17所述的存儲結構的形成方法，其特征在于，所述柵結構與所述溝道結構相互垂直，且每個所述溝道結構貫穿所述多個柵結構，每個所述柵結構覆蓋所述多個溝道結構。
21.如權利要求17所述的存儲結構的形成方法，其特征在于，還包括:在形成所述多個溝道結構的同 時，在所述多個溝道結構兩端形成端部半導體結構。
22.如權利要求17所述的存儲結構的形成方法，其特征在于，所述單晶半導體層為非本征半導體層。
23.如權利要求17所述的存儲結構的形成方法，其特征在于，所述溝道結構上形成有多晶娃層。
24.如權利要求17所述的存儲結構的形成方法，其特征在于，所述柵介質層包括依次層疊的隧穿氧化層、電荷俘獲層、阻擋氧化層。
25.如權利要求24所述的存儲結構的形成方法，其特征在于，所述電荷俘獲層的材料包括氮化物、納米晶和多晶硅中的任意一種。
26.如權利要求17所述的存儲結構的形成方法，其特征在于，所述單晶半導體層包括:S1、Ge、SiGe, II1-V族化合物半導體、I1-VI族化合物半導體中的任意一種或多種的組合。
27.如權利要求17所述的存儲結構的形成方法，其特征在于，每層所述單晶氧化物層的厚度不小于25nm。
28.如權利要求17所述的存儲結構的形成方法，其特征在于，所述襯底為單晶S1、單晶SiGe、單晶 Ge。
29.如權利要求19所述的存儲結構的形成方法，其特征在于，所述單晶氧化物層的材料包括:BeO、(GdhErx)2O3' (GcUNdx) 203、(Er1^xNdx) 203> (PivxLax)2O3' (PivxNdx)2O3'(PiVxGdx)2C^ (Er1^xLax)2O3中的一種或多種的組合，其中x的取值范圍為0_1。
30.如權利要求17所述的存儲結構的形成方法，其特征在于，每層所述單晶氧化物層包括多個單晶氧化物子層。
31.如權利要求17所述的存儲結構的形成方法，其特征在于，每層所述單晶半導體層包括多個單晶半導體子層。
全文摘要
本發明提出一種存儲結構及其形成方法，其中該存儲結構包括襯底；形成在所述襯底上的多個溝道結構，所述多個溝道結構相互平行，每個所述溝道結構在垂直于所述襯底的方向上包括交替堆疊的多層單晶半導體層和多層氧化物層，其中，至少一層所述氧化物層為單晶氧化物層；與所述多個溝道結構相互配合的多個柵結構，每個所述柵結構包括緊鄰所述溝道結構的柵介質層和緊鄰所述柵介質層的柵極層。本發明具有制備工藝簡單、成本低、讀寫速度快、存儲密度高的優點。
文檔編號H01L21/8247GK103151357SQ20131010041
公開日2013年6月12日 申請日期2013年3月26日 優先權日2013年3月26日
發明者劉立濱, 王敬, 梁仁榮 申請人:清華大學