半導體存儲器器件及其制造方法
【專利摘要】提供了一種半導體存儲器器件及其制造方法。所述器件包括：半導體襯底，其中交替限定了有源區和隔離區，且在與所述有源區和所述隔離區相交的方向上限定了支持區；第一溝槽，形成在所述隔離區中；第二溝槽，形成在所述有源區和所述隔離區中的第一溝槽之下；以及支持層，形成在所述支持區中的第一溝槽之下。
【專利說明】半導體存儲器器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年8月16日向韓國知識產權局提交的申請號為10-2012-0089578的韓國專利申請的優先權，其全部內容通過引用合并于此。
【技術領域】
[0003]本發明的示例實施例涉及一種半導體存儲器器件及其制造方法。更具體而言，本發明的示例性實施例涉及一種半導體存儲器器件的隔離區。
【背景技術】
[0004]半導體存儲器器件可以包括多個有源區和多個隔離區。
[0005]存儲器單元或晶體管可以形成在半導體襯底的有源區之上，而被配置成將有源區彼此電隔離的溝槽可以形成在半導體襯底的隔離區中。可以利用絕緣材料來填充溝槽，或者可以在溝槽內形成氣隙。
[0006]同時，隨著半導體存儲器器件的集成度的增加，有源區和隔離區的寬度和節距趨于減少。因而，即使在半導體襯底的隔離區中形成了溝槽，在有源區之間也可能出現漏電流。
[0007]例如，在NAND快閃存儲器器件中，多個存儲器單元可以連接到每個字線，通過器件隔離區限定的隔離層可以形成在形成了存儲器單元的半導體襯底的有源區之間。在編程操作中，待編程的存儲器單元和不要編程的存儲器單元可以連接到被供給了編程電壓的選中的字線。由于編程允許電壓(例如，約0V)被供給到每個待編程存儲器單元的溝道，由于溝道和字線之間的電壓差電子可以從溝道隧穿至浮柵，使得相應的存儲器單元被編程。相反，通過將編程禁止電壓(例如，電源電壓)供給到每個不要編程的存儲器單元的溝道，溝道的電勢可以由于溝道升壓而變得高于編程禁止電壓。由此，由于溝道和字線之間的電勢差變得非常低，電子沒有隧穿至相應存儲器單元的浮柵。
[0008]然而，當形成了不要編程的存儲器單元的有源區和形成了待編程的存儲器單元的有源區之間出現漏電流時，可以減少形成了不要編程的存儲器單元的有源區的溝道電勢。結果，在溝道和字線之間的電勢差增加，使得不要編程的存儲器單元也被編程。執行不期望的操作可以被稱作干擾。具體而言，在單個存儲器單元可以被編程為多個狀態的多電平單元中，由于在不同狀態中的閾值電壓分布之間的電壓差非常小，所以當出現干擾時可靠性迅速下降。
【發明內容】
[0009]本發明的示例性實施例涉及一種半導體存儲器器件及其制造方法，其可以防止被隔離區隔離的有源區之間的漏電流。
[0010]本發明一個方面的實施例提供一種半導體存儲器器件，包括:半導體襯底，其中交替限定了有源區和隔離區，且在與所述有源區和所述隔離區相交的方向上限定了支持區；第一溝槽，形成在所述隔離區中；第二溝槽，形成在所述有源區和所述隔離區中的第一溝槽之下；以及支持層，形成在所述支持區中的第一溝槽之下。
[0011]本發明另一個方面的實施例提供一種制造半導體存儲器器件的方法，所述方法包括:通過將離子注入到半導體襯底中來形成溝道區，在所述半導體襯底中限定了有源區和隔離區，且在與所述有源區和所述隔離區相交的方向上限定了支持區；在所述隔離區中形成第一溝槽；以及，在不包括所述支持區的所述有源區和所述隔離區中的第一溝槽下形成
第二溝槽。
【專利附圖】
【附圖說明】
[0012]通過參考附圖詳細描述示例性實施例，本發明的上述和其他特點和優勢對本領域技術人員而言將變得更加明顯，其中:
[0013]圖1是示出半導體襯底中的出現的漏電流的透視圖；
[0014]圖2A至2J是示出制造根據本發明第一示例性實施例的半導體存儲器器件的方法的透視圖；
[0015]圖3A是根據本發明第一示例性實施例的半導體存儲器器件的橫截面視圖；
[0016]圖3B是根據本發明第二示例性實施例的半導體存儲器器件的橫截面視圖；以及
[0017]圖3C是根據本發明第三示例性實施例的半導體存儲器器件的橫截面視圖。
【具體實施方式】
[0018]此后將參考附圖更詳細描述本發明，在附圖中示出了本發明的示例性實施例。然而，本發明可以以其他形式實施，且不應被解釋為限于這里描述的實施例。相反，提供這些示例性實施例使得本公開內容是透徹的并且可以完全、充分地將本發明的范圍提供給本領域技術人員。應易于理解到，在本公開中的“上”和“之上”的意義應該被解釋為最廣的方式，使得“上”不僅表示直接在某物上而且還包括存在中間特征物或層而在某物上的情況，而“之上”不僅表示直接在某物之上而且還包括不存在中間特征物或層而在某物之上的情況(即，直接在某物上)。在本說明書中，“連接”表示一個部件直接耦接到另一個部件。另夕卜，除非在句子中有明確提及，單數形式也可以包括復數形式。
[0019]圖1是示出半導體襯底中的出現的漏電流的透視圖。
[0020]參見圖1，在NAND快閃存儲器器件中，摻雜溝道區CH可以形成在限定了有源區ACT的半導體襯底110中，而隔離溝槽TC可以形成限定了隔離區ISO的半導體襯底110中。溝槽TC可以被形成為具有比溝道區CH更深的深度，使得形成在不同有源區ACT中的溝道區CH可以彼此電隔離。如果有源區ACT和隔離區ISO設置在一個方向上，則漏極選擇區DSL、字線區WL和源極選擇區SSL可以被限定在半導體襯底110上并被布置在與所述一個方向交叉的方向上。盡管圖1中沒有示出，但是漏極選擇晶體管可以形成在半導體襯底101的漏極選擇區DSL上，多個字線可以形成在半導體襯底110的字線區WL上，且源極選擇晶體管可以形成在半導體襯底110的源極選擇區SSL上。在每個漏極選擇區DSL中的溝道區CH可以通過溝槽CT而彼此隔離，字線區WL的溝道區CH可以通過溝槽TC而彼此隔離，且源極選擇區SSL的溝道區CH可以通過溝槽TC而彼此隔離。然而，由于在半導體襯底110附近的溝槽TC的下部通過半導體襯底110電連接到溝道區CH的下部，在半導體存儲器器件的操作期間電子EL可以通過設置在相鄰溝道區CH之下的半導體襯底110來輸運，由此造成了漏電流。
[0021]因而，在本發明的示例性實施例中，為了切斷可能出現漏電流的電子EL的輸運路徑，可以在溝槽TC之下進一步形成燈泡形溝槽。具體來說，可以通過重疊燈泡形溝槽來防止溝道區CH之下的電子EL的輸運。現在將描述具體制造方法和結構。
[0022]圖2A至2J是示出制造根據本發明第一示例性實施例的半導體存儲器器件的方法的透視圖。
[0023]參見圖2A，可以使用離子注入將溝道區CH形成在半導體襯底210中。第一硬掩模212可以形成在具有溝道區CH的半導體襯底210上。具體而言，第一硬掩模圖案212可以形成在半導體襯底210的有源區ACT上，以形成半導體襯底210的隔離區ISO中的第一溝槽。即，第一硬掩模圖案212可以包括被配置成暴露半導體襯底210的隔離區ISO的圖案。可以通過使用氧化物層、氮化物層或導電層、或者通過層疊其中的至少兩層來形成第一硬掩模圖案212。
[0024]參見圖2B，可以使用第一刻蝕工藝在隔離區ISO中形成第一溝槽Tl。可以使用干法刻蝕工藝來執行第一刻蝕工藝。為了形成基本與半導體襯底210垂直的第一溝槽Tl，可以使用各向異性干法刻蝕工藝來執行第一刻蝕工藝。另外，可以執行第一刻蝕工藝，使得第一溝槽Tl具有比溝道區CH的深度更大的深度Hl。
[0025]參見圖2C，可以沿著具有第一溝槽Tl的整個結構的表面形成第二硬掩模層214。可以通過使用氧化物層、氮化物層或導電層、或者通過層疊其中的至少兩層來形成第二硬掩模層214。
[0026]參見圖2D，在具有第二硬掩模層214的整個結構中，第三硬掩模圖案216可以形成在被限定成支持半導體襯底210的溝道區CH的支持區SP中。具體來說，第三硬掩模圖案216可以形成在支持區SP與隔離區ISO重疊的部分區域中。第三硬掩模圖案216可以由與第二硬掩模層214具有不同的刻蝕選擇性的材料形成。
[0027]在第三硬掩模圖案216形成在支持區SP中的第二硬掩模層214上之后，可以使用第二刻蝕工藝從半導體襯底210的除了支持區SP之外的隔離區ISO的平坦表面去除第二硬掩模層214。由此，第二硬掩模層214可以變成第二硬掩模圖案214a。可以執行第二刻蝕工藝，使得第二硬掩模層214保留在隔離區ISO的內側壁上以及在支持區SP中。為此，可以使用各向異性干法刻蝕工藝來執行第二刻蝕工藝。
[0028]參見圖2E，在去除第三硬掩模圖案216后，可以使用剩余的第二硬掩模圖案214a作為刻蝕掩模來執行第三干法刻蝕工藝。可以使用各向同性干法刻蝕工藝來執行第三刻蝕工藝，以在第一溝槽Tl的底表面上形成具有燈泡形的第二溝槽T2。具體來說，可以執行第三刻蝕工藝，使得具有燈泡形的第二溝槽T2的中相鄰溝槽彼此重疊。即，可以執行第三刻蝕工藝來連接第二溝槽T2。然而，由于第二硬掩模圖案214a保留在支持區SP中，第二溝槽T2在支持區SP中可以沒有彼此連接。即，在支持區SP中，由于沒有形成第二溝槽T2而半導體襯底210保留，保留在支持區SP中的半導體襯底210可以起到支持層PP的作用，所述支持層PP能夠支持包括被第一溝槽Tl分割的溝道區CH的半導體襯底210。因而，當支持層SP具有極小的寬度時，在第三刻蝕工藝期間形成的第二溝槽T2可以彼此連接，所以沒有形成支持層PP。由此，被形成為限定圖2D中的支持區SP的第三硬掩模圖案216可以形成地足夠寬而沒有連接第二溝槽T2。
[0029]參見圖2F，可以利用隔離層218來填充第一溝槽Tl和第二溝槽T2。具體來說，可以形成隔離層218以填充第一溝槽Tl和第二溝槽T2，并完全覆蓋第一硬掩模圖案212。例如，可以使用氧化物層或可流動絕緣材料來形成隔離層218。如果隔離層218由可流動絕緣材料形成，則可流動絕緣材料可以是旋涂玻璃(S0G)。另外，氣隙可以由在第二溝槽T2內具有較低臺階覆蓋特性的絕緣材料形成或形成在第一溝槽Tl和第二溝槽T2內。
[0030]參見圖2G，可以使用平坦化工藝例如化學機械拋光(CMP)工藝去除在隔離層218的第一硬掩模圖案212之上的上部部分。可以執行平坦化工藝直到第一硬掩模圖案212和第二硬掩模圖案214a被暴露出來。
[0031]參見圖2H，可以去除形成在溝道區CH上的第一硬掩模圖案212和第二硬掩模圖案214a，以暴露第二硬掩模圖案214a和溝道區CH的半導體襯底210。由此，隔離層218的上部部分可以部分地從溝道區CH突出。
[0032]參見圖21，在暴露的溝道區CH和第二硬掩模圖案214a上形成用于浮柵的柵絕緣層220和第一導電層222。例如，可以使用氧化物層形成柵絕緣層220，或者通過層疊氧化物層、氮化物層和氧化物層來形成柵絕緣層220。可以使用多晶硅(poly-Si)層來形成第一導電層222。例如，可以使用摻雜poly-Si層來形成第一導電層222，或者通過層疊未摻雜的poly-Si層和摻雜的poly-Si層來形成第一導電層222。可以根據存儲器器件的特性通過注入N型雜質或P型雜質來形成第一導電層222。
[0033]參見圖2J，為了控制形成在隔離區ISO中的隔離層218的頂表面和溝道區CH的頂表面之間的有效場高度(ΕΠ0，可以部分地刻蝕隔離層218的上部部分。此后，可以沿著整個結構的表面形成電介質層224，用于控制柵的第二導電層226可以形成在電介質層224上。例如，可以通過層疊氧化物層、氮化物層和氧化物層來形成電介質層224，或者電介質層224可以由高k電介質材料形成。第二導電層226可以由摻雜poly-Si層形成。另外，金屬層可以進一步形成在poly-Si層上，以減少第二導電層226的電阻。此后，可以使用柵極圖案化工藝將漏極選擇線DSL形成在漏極選擇區DSL中，多個字線WLO至WLn可以形成在字線區WL中，且源極選擇線SSL可以形成在源極選擇區SSL中。由此，可以形成一種半導體器件，其中具有燈泡形的第二溝槽T2彼此連接。另外，可以使用半導體襯底210的一部分來形成支持層PP以支持溝道區CH，并可以防止溝道區之間產生漏電流。
[0034]具體來說，支持層PP可以形成在字線區WL或源極選擇區SSL而不是可能出現漏電流的漏極選擇區DSL中。將參考后續的橫截面視圖來進行詳細描述。
[0035]圖3A是根據本發明第一實施例的半導體存儲器器件的橫截面視圖。
[0036]參見圖3A，示出了沿著圖2J的透視圖的方向A-A’獲得的橫截面視圖。在第一實施例中，支持層PP可以形成在半導體襯底210的字線區WL中，第二溝槽T2可以在漏極選擇區DSL和源極選擇區SSL中彼此連接。單個支持層PP或多個支持層PP可以形成在字線區WL中。例如，假設有源區(參見圖2A中的ACT )和隔離區(參見圖2A中的ISO)交替地限定在一個方向上，則支持區SP可以限定在基本穿過有源區和隔離區的另一方向上。即使一個支持層PP或多個支持層PP形成在字線區WL中，由于在溝道區CH之下的彼此連接的第二溝槽T2形成在漏極選擇區DSL和源極選擇區SSL中，所以可以切斷漏極選擇區DSL和源極選擇區SSL中的漏電流路徑。因而，在漏極選擇區DSL和源極選擇區SSL中可以防止在溝道區CH之下出現漏電流。
[0037]圖3B是根據本發明第二實施例的半導體存儲器器件的橫截面視圖。
[0038]參見圖3B，在第二實施例中，支持層PP可以形成在半導體襯底210的源極選擇區SSL中，第二溝槽T2可以在漏極選擇區DSL和字線區WL中彼此連接。即使一個支持層或多個支持層PP形成在源極選擇區SSL中，由于在漏極選擇區DSL和字線區WL中形成了在溝道區CH之下的彼此連接的第二溝槽T2，也可以切斷漏極選擇區DSL和字線區WL中的漏電流路徑。因而，可以防止在漏極選擇區DSL和字線區WL中產生在溝道區CH之下的漏電流。
[0039]圖3C是根據本發明第三實施例的半導體存儲器器件的橫截面視圖。
[0040]參見圖3C，在第三實施例中，支持層PP可以形成在半導體襯底210的字線區WL和源極選擇區SSL中，支持層PP可以沒有形成在漏極選擇區DSL中。即使一個支持層PP或多個支持層PP形成在字線區WL和源極選擇區SSL中，由于在漏極選擇區DSL中形成了在溝道區CH之下的彼此連接的第二溝槽T2，也可以切斷漏極選擇區DSL中的漏電流路徑。因而，可以防止在漏極選擇區DSL中產生溝道區CH之下的漏電流。
[0041]上述實施例描述了制造半導體存儲器器件的方法，其中燈泡形的第二溝槽T2形成在半導體襯底210的字線區WL、漏極選擇區DSL和源極選擇區SSL中且相互連接，并且支持層PP形成在字線區WL和源極選擇區SSL中的至少一個中。然而，連接的第二溝槽T2也可以形成在除了上述的字線區WL、漏極選擇區DSL和源極選擇區SSL以外的其他區域中。例如，具有燈泡形的連接的溝槽也可以形成在外圍電路區中，使得可以防止相鄰晶體管之間的漏電流。在這種情況下，支持層PP可以形成在半導體襯底210的沒有漏電流或與其他部分相比出現較小漏電流的區域中，所以溝道區CH可以通過支持層PP來支持。
[0042]此外，盡管上述示例性實施例描述了 NAND快閃存儲器器件，本發明也可以應用于硅-氧化物-氮化物-氧化物-硅(SONOS)型存儲器器件。
[0043]由于本發明的示例性實施例可以防止在不同有源區之間產生漏電流，所以可以提高半導體存儲器器件的可靠性。
[0044]在附圖和說明書中，已經公開了本發明的典型示例性實施例，盡管采用了特定術語，但是這些術語只是一般性且描述性的，并非用于限定。本發明的范圍在后續的權利要求中限定。因此，本領域技術人員將理解到在不脫離后續權利要求限定的本發明的精神和范圍的情況下，可以進行形式和細節的各種改變。
【權利要求】
1.一種半導體存儲器器件，包括: 半導體襯底，其中交替限定了有源區和隔離區，且在與所述有源區和所述隔離區相交的方向上限定了支持區； 第一溝槽，形成在所述隔離區中； 第二溝槽，形成在所述有源區和所述隔離區中的第一溝槽之下；以及 支持層，形成在所述支持區中的第一溝槽之下。
2.如權利要求1所述的半導體存儲器器件，其中，所述支持層由所述半導體襯底形成。
3.如權利要求1所述的半導體存儲器器件，其中，所述支持層在與所述有源區和所述隔離區交叉的方向上隔開所述第二溝槽。
4.如權利要求1所述的半導體存儲器器件，其中，所述第二溝槽形成為燈泡形。
5.如權利要求1所述的半導體存儲器器件，還包括:通過對所述第一溝槽之間的半導體襯底注入離子而形成的溝道區。
6.如權利要求5所述的半導體存儲器器件，其中，所述溝道區具有比所述第一溝槽小的深度。
7.如權利要求1所述的半導體存儲器器件，還包括形成在半導體襯底上的漏極選擇線、字線和源極選擇線。
8.如權利要求7所述的半導體存儲器器件，其中，所述支持層被限定在形成所述字線的區域中、或被限定在形成所述源極選擇線的區域中，或被分別限定在形成所述字線的區域中和形成所述源極選擇線的區域中。
9.一種制造半導體存儲器器件的方法，所述方法包括: 通過將離子注入到半導體襯底中來形成溝道區，在所述半導體襯底中限定了有源區和隔離區，且在與所述有源區和所述隔離區相交的方向上限定了支持區； 在所述隔離區中形成第一溝槽；以及 除了所述支持區以外在所述有源區和所述隔離區中的第一溝槽下形成第二溝槽。
10.如權利要求9所述的方法，其中，形成所述第一溝槽包括: 形成被設置在形成了所述溝道區的半導體襯底之上的第一硬掩模圖案，所述第一硬掩模圖案暴露半導體襯底的隔離區；以及 在被所述隔離區暴露的半導體襯底上執行第一刻蝕工藝以形成所述第一溝槽。
11.如權利要求10所述的方法，其中，通過氧化物層、氮化物層或導電層、或者通過層疊其中的至少兩層來形成所述第一硬掩模圖案。
12.如權利要求10所述的方法，其中，通過使用各向異性干法刻蝕工藝來執行所述第一刻蝕工藝。
13.如權利要求10所述的方法，其中，所述第一溝槽被形成為比所述溝道區更深的深度。
14.如權利要求9所述的方法，其中，形成所述第二溝槽包括: 沿著具有所述第一溝槽的整個結構的表面形成第二硬掩模層； 在形成在所述支持區中的第二硬掩模層上形成第三硬掩模圖案； 在第三硬掩模圖案之間暴露的第二硬掩模層中，使用第二刻蝕工藝來去除形成在所述隔離區的底表面上的第二硬掩模層，以暴露所述半導體襯底并留下沿著所述第一溝槽的內表面形成的第二硬掩模層； 去除所述第三硬掩模圖案；以及 通過使用剩余的第二硬掩模層作為刻蝕掩模來執行第三刻蝕工藝而刻蝕在所述隔離區中暴露的半導體襯底，以形成所述第二溝槽。
15.如權利要求14所述的方法，其中，使用各向異性干法刻蝕工藝來執行所述第二刻蝕工藝。
16.如權利要求14所述的方法，其中，使用各向同性干法刻蝕工藝來執行所述第三刻蝕工藝，以形成燈泡形的第二溝槽。
17.如權利要求14所述的方法，其中，通過氧化物層、氮化物層或導電層、或者通過層疊其中的至少兩層來形成所述第二硬掩模圖案。
18.如權利要求10所述的方法，還包括，在形成所述第二溝槽之后: 在所述第一溝槽和所述第二溝槽內形成隔離層； 去除所述第一硬掩模圖案以暴露從半導體襯底突出的隔離層和半導體襯底的有源區； 在暴露在隔離層之間的半導體襯底上形成柵絕緣層和第一導電層； 沿著第一導電層和隔離層的表面形成電介質層和第二導電層；以及 將所述第二導電 層、所述電介質層和所述第一導電層圖案化。
【文檔編號】H01L21/8247GK103594474SQ201310043672
【公開日】2014年2月19日 申請日期:2013年2月4日 優先權日:2012年8月16日
【發明者】李閏敬, 安正烈 申請人:愛思開海力士有限公司