一種半導體器件及其制造方法

一種半導體器件及其制造方法
【專利摘要】本發明提供一種半導體器件及其制造方法，涉及半導體【技術領域】。本發明的半導體器件包括：半導體襯底；位于所述半導體襯底上的柵極；位于所述柵極兩側的半導體襯底上的源極和漏極；位于所述柵極與所述半導體襯底之間的柵絕緣層；其中，所述柵極在其底部靠近所述源極和漏極的位置形成有內凹結構。本發明的半導體器件，由于柵極在其底部靠近源極和漏極的兩側形成有內凹結構，減小了柵極與源極、漏極的交疊面積，因而可以有效抑制寄生電容；并且，這一柵極結構可以優化離子注入的界面，更好地避免短溝道效應。本發明的半導體器件的制造方法，可以用于制造上述的半導體器件，其制造的半導體器件同樣具有上述優點。
【專利說明】一種半導體器件及其制造方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，具體而言涉及一種半導體器件及其制造方法。
【背景技術】
[0002]在半導體【技術領域】中，隨著半導體器件的工藝節點發展到90nm及以下，半導體器件往往面臨更嚴重的寄生電容、短溝道效應等問題，因而嚴重影響了半導體器件的性能。
[0003]雖然在現有技術中已經有很多方案被用來減輕或避免上述寄生電容、短溝道效應等問題，以提高半導體器件的性能。然而，這些方案的效果往往并不理想。
[0004]因此，有必要提出一種新的半導體器件及其制造方法，以解決現有技術中存在的上述問題。

【發明內容】

[0005]針對現有技術的不足，本發明提供一種半導體器件及其制造方法。
[0006]—方面，本發明提供一種半導體器件，包括:
[0007]半導體襯底；
[0008]位于所述半導體襯底上的柵極；
[0009]位于所述柵極兩側的半導體襯底上的源極和漏極；
[0010]位于所述柵極與所述半導體襯底之間的柵絕緣層；
[0011]其中，所述柵極在其底部靠近所述源極和漏極的位置形成有內凹結構。
[0012]進一步的，所述半導體器件還包括:
[0013]位于所述柵極外側的覆蓋所述柵極頂部及兩側的間隙壁；
[0014]以及位于所述柵極兩側且位于所述間隙壁外側的柵極側壁。
[0015]其中，所述半導體器件還包括覆蓋所述柵極的頂部以及所述柵極側壁的具有張應力或壓應力的接觸孔刻蝕阻擋層。
[0016]其中，所述間隙壁的材料為二氧化硅，所述柵極側壁的材料為氮化硅。
[0017]進一步的，所述柵極為T型柵極。
[0018]其中，所述柵極的材料為多晶硅。
[0019]另一方面，本發明提供一種半導體器件的制造方法，該方法包括:
[0020]步驟SlOl:提供半導體襯底，在所述半導體襯底上依次形成包括第一犧牲層、第二犧牲層、第三犧牲層和第四犧牲層的疊層結構；
[0021]步驟S102:刻蝕形成貫穿所述疊層結構的凹槽；
[0022]步驟S103:在所述凹槽內形成第一臨時側壁材料層，其中，所述第一臨時側壁材料層的高度低于擬形成的柵極的高度；
[0023]步驟S104:在所述第一臨時側壁材料層上形成第二臨時側壁材料層；
[0024]步驟S105:刻蝕所述第二臨時側壁材料層和第一臨時側壁材料層，在所述凹槽的內側形成兩個相對的第二臨時側壁以及位于其下方的兩個相對的第一臨時側壁，其中，所述第一臨時側壁之間的第一臨時材料層被完全去除；
[0025]步驟S106:去除所述第二臨時側壁，并在所述凹槽內依次形成柵絕緣層和柵極，其中，所述柵絕緣層低于所述第一臨時側壁，所述柵極高于所述第一臨時側壁且高出的部分延伸至所述第一臨時側壁的正上方。
[0026]進一步的，在所述步驟S105與步驟S106之間還包括:刻蝕去除位于所述第一臨時側壁之間的一部分所述半導體襯底的步驟。
[0027]其中，在所述步驟S106之后還包括如下步驟:
[0028]步驟S107:去除所述第一犧牲層、第二犧牲層、第三犧牲層、第四犧牲層以及所述第一臨時側壁，以暴露出所述柵極；
[0029]步驟S108:在所述柵極的頂部及側壁形成間隙壁，并進行LDD處理；
[0030]步驟S109:在所述柵極的兩側形成柵極側壁；
[0031]步驟SllO:通過離子注入在所述半導體襯底位于所述柵極兩側的區域形成源極和漏極。
[0032]其中，在所述步驟SllO之后還包括步驟Slll:
[0033]在所述柵極的頂部以及所述柵極側壁上形成具有張應力或壓應力的接觸孔刻蝕阻擋層。
[0034]其中，所述柵極的材料為多晶硅。
[0035]其中，所述第一犧牲層的材料為二氧化硅，所述第二犧牲層的材料為氮化硅，所述第三犧牲層的材料為二氧化硅，所述第四犧牲層的材料為氮化硅。
[0036]其中，所述第一臨時側壁材料層的材料為二氧化硅。
[0037]其中，形成所述第一臨時側壁材料層的方法為熱氧化法。
[0038]其中，所述第二臨時側壁材料層的材料為氮化硅。
[0039]本發明的半導體器件，由于柵極在其底部靠近源極和漏極的兩側形成有內凹結構，減小了柵極與源極、漏極的交疊面積，因而可以有效抑制寄生電容；并且，這一柵極結構可以優化離子注入的界面，在進行離子注入時可以更好地避免短溝道效應。本發明的半導體器件的制造方法，可以用于制造上述結構的半導體器件，因而其制造的半導體器件同樣具有上述優點。
【專利附圖】

【附圖說明】
[0040]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0041]附圖中:
[0042]圖1A-圖1M為本發明提出的一種半導體器件的制造方法各步驟的示意性剖面圖；
[0043]其中，圖1M為本發明提出的一種半導體器件的結構的示例性剖面圖。
【具體實施方式】
[0044]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0045]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0046]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0047]空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0048]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該規格書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0049]這里參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例。這樣，可以預期由于例如制造技術和/或容差導致的從所示形狀的變化。因此，本發明的實施例不應當局限于在此所示的區的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入區在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入區到非注入區的二元改變。同樣，通過注入形成的埋藏區可導致該埋藏區和注入進行時所經過的表面之間的區中的一些注入。因此，圖中顯示的區實質上是示意性的，它們的形狀并不意圖顯示器件的區的實際形狀且并不意圖限定本發明的范圍。
[0050]除非另外定義，在此使用的所有術語(包括技術和科學術語)具有與本發明領域的普通技術人員所通常理解的相同的含義。還將理解，諸如普通使用的字典中所定義的術語應當理解為具有與它們在相關領域和/或本規格書的環境中的含義一致的含義，而不能在理想的或過度正式的意義上解釋，除非這里明示地這樣定義。
[0051]為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發明提出的半導體器件及其制造方法。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0052]實施例一
[0053]本發明實施例提供一種半導體器件，包括半導體襯底，位于所述半導體襯底上的柵極，位于所述柵極兩側的半導體襯底上的源極和漏極，還包括位于所述柵極與所述半導體襯底之間的柵絕緣層；其中，所述柵極在其底部靠近所述源極和漏極的位置形成有內凹結構。
[0054]示例性地，本發明實施例的半導體器件，可以如圖1M所示。該半導體器件包括:半導體襯底100，位于半導體襯底100上的柵極109，位于柵極109兩側的半導體襯底100上的源極1031和漏極1032，以及位于柵極109與半導體襯底100之間的柵絕緣層108 ;其中，柵極109在其底部靠近源極1031和漏極1032的位置均形成有內凹結構，如圖1M所示。
[0055]進一步的，該半導體器件還包括位于柵極109外側的覆蓋柵極109的頂部及兩側的間隙壁110 ;以及位于柵極109兩側且位于間隙壁110外側的柵極側壁1121和1122。如圖1M所示。
[0056]其中，柵極109的材料可以為多晶硅。間隙壁110的材料可以為二氧化硅。柵極側壁1121和1122的材料可以為氮化硅。源極1031和漏極1032可以通過離子注入實現。
[0057]在本實施例中，柵極109可以為T型柵極。即柵極109在其底部靠近所述源極和漏極的位置形成的內凹結構更規則，使得柵極整體呈T型。T型柵極由于內凹結構更規則，因而更便于制造，具有更好的技術效果。
[0058]優選的，本實施例的柵極側壁1121和1122的厚度小于現有技術中的柵極側壁。
[0059]本發明實施例的半導體器件，由于在柵極底部靠近源極和漏極的位置形成有內凹結構，因而可以減小柵極與源極、漏極的交疊面積，進而可以有效抑制寄生電容；并且，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，可以優化離子注入(主要指LDD注入)的界面，可以在一定程度上避免短溝道效應。
[0060]進一步的，本實施例的半導體器件，還可以包括覆蓋柵極109頂部以及柵極側壁1121和1122的具有張應力或壓應力的接觸孔刻蝕阻擋層(CESL)，以改善器件的載流子遷移率。當半導體器件中的晶體管為NMOS時，使用具有張應力的CESL ;當半導體器件中的晶體管為PMOS時，使用具有拉應力的CESL。本發明實施例的半導體器件，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，相對現有技術使用厚度較小的柵極側壁即可實現相同的技術效果，而柵極側壁厚度的減小可以使得具有張應力或壓應力的CESL更靠近溝道，發揮更好的應力增強效果，可以提高載流子遷移率，進而在一定程度上降低開啟電流(1n)0即，本發明實施例的半導體器件由于柵極的內凹結構，可以改善CESL的應力增強效果O
[0061]實施例二
[0062]本發明實施例的半導體器件的制造方法，用于制造實施例一所述的半導體器件。下面，參照圖1A-圖1M來描述本發明實施例提出的半導體器件的制造方法一個示例性方法的詳細步驟。其中，圖1A-圖1M示出了該示例性方法的各步驟的示意性剖面圖。該方法具體如下:
[0063]步驟1:提供半導體襯底100，在半導體襯底100上依次形成(比如沉積)包括第一犧牲層101、第二犧牲層102、第三犧牲層103和第四犧牲層104的疊層結構。形成的圖形，如圖1A所示。
[0064]其中，第一犧牲層101的材料可以為二氧化硅，第二犧牲層102的材料可以為氮化硅，第三犧牲層103的材料可以為二氧化硅，第四犧牲層104的材料可以為氮化硅。
[0065]作為示例，在本實施例中，所述半導體襯底100選用單晶硅材料構成。在所述半導體襯底中還可以形成有隔離結構，所述隔離結構為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構，所述隔離結構將半導體襯底分為NMOS區和PMOS區。所述半導體襯底中還可以形成有各種阱(well)結構及襯底表面的溝道層，為了簡化，圖示中予以省略。一般來說，形成阱(well)結構的離子摻雜導電類型與溝道層離子摻雜導電類型相同，但是濃度較柵極溝道層低，離子注入的深度泛圍較廣，同時需達到大于隔離結構的深度。上述形成阱(well)結構、隔離結構、柵極結構的工藝步驟已經為本領域技術人員所熟習，在此不再詳細加以描述。
[0066]步驟2:對所述疊層結構進行刻蝕，以形成貫穿所述疊層結構的凹槽105，形成的圖形如圖1B所示。
[0067]具體地，對包括第一犧牲層101、第二犧牲層102、第三犧牲層103和第四犧牲層104的疊層結構進行刻蝕，在擬形成晶體管的柵極的位置形成凹槽105，凹槽105位于所述
疊層結構內且貫穿所述疊層結構。
[0068]優選的，凹槽105的側壁垂直于半導體襯底100的表面。
[0069]步驟3:在凹槽105內形成第一臨時側壁材料層106。形成的圖形，如圖1C所示。
[0070]其中，第一臨時側壁材料層106的高度應保證低于擬形成的柵極的高度。在本示例性實施例中，即第一臨時側壁材料層106的高度應低于第三犧牲層的高度。
[0071]其中，第一臨時側壁材料層106的材料可以為二氧化硅；形成第一臨時側壁材料層106的方法，可以為熱氧化法。
[0072]步驟4:在半導體襯底100上形成第二臨時側壁材料層107，形成的圖形如圖1D所
/Jn ο
[0073]形成第二臨時側壁材料層107的方法，可以為沉積或其他方法。當采用沉積法時，沉積第二臨時側壁材料層107后，在與凹槽105相對應的位置的第二臨時側壁材料層107內會形成有一個凹槽，如圖1D所示。
[0074]其中，第二臨時側壁材料層107的材料可以為氮化硅。
[0075]步驟5:對所述第二臨時側壁材料層107和第一臨時側壁材料層106進行刻蝕，在凹槽105的內側形成相對的第一臨時側壁(spacer)1061、1062以及位于其上的第二臨時側壁1071、1072。其中，第一臨時側壁1061、1062之間的第一臨時材料層被完全去除。形成的圖形，如圖1E所示。
[0076]在刻蝕形成第一臨時側壁(spacer) 1061,1062以及位于其上的第二臨時側壁1071、1072的過程中，第二臨時側壁材料層107位于凹槽105之外的部分也同時會被刻蝕變薄，如圖1E所示。
[0077]步驟6:刻蝕去除位于第一臨時側壁(spacer) 1061、1062之間的一部分半導體襯底。形成的圖形如圖1F所示。
[0078]S卩，通過刻蝕，去除了擬形成柵絕緣層位置處的一部分半導體襯底100。[0079]該步驟可以保證后續形成的柵絕緣層具有更好的絕緣作用，在一定程度上提高半導體器件的性能。本領域的技術人員可以理解，該步驟可以省略。
[0080]步驟7:去除第二臨時側壁1071、1072，形成的圖形如圖1G所示。然后，在凹槽105內依次形成柵絕緣層108和柵極109，其中，所述柵絕緣層108的高度低于所述第一臨時側壁1061、1062，所述柵極109的高度高于所述第一臨時側壁1061、1062且高出的部分延伸至所述第一臨時側壁1061、1062的正上方。形成的圖形，如圖1H所示。
[0081]在本步驟中，優選的，第一臨時側壁1061、1062的上表面呈平面，這可以保證當柵極109的高度高于所述第一臨時側壁1061、1062且高出的部分延伸至所述第一臨時側壁1061、1062的正上方時，形成的柵極109為T型柵極。T型柵極由于內凹結構更規則，因而更便于制造，具有更好的技術效果。
[0082]其中，柵絕緣層108的材料可以為二氧化硅或其他合適的材料。
[0083]示例性地，形成柵極的工藝可以通過如下步驟實現:在凹槽105內沉積多晶硅，通過CMP去除多余的多晶硅以形成柵極109，如圖1H所示。
[0084]由于第一臨時側壁(spacer)1061、1062的存在且柵絕緣層108的高度低于第一臨時側壁1061、1062，本步驟形成的柵極109必然在其底部靠近源極和漏極(后續形成)的位置形成內凹結構。本發明實施例的方法制得的半導體器件，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，因而可以減小柵極與源極、漏極的交疊面積，進而可以有效抑制寄生電容；并且，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，可以優化離子注入(主要指LDD注入)的界面，可以在一定程度上避免短溝道效應。
[0085]完成步驟7之后，可以按照現有技術中的各種方式繼續來完成整個半導體器件的制造。示例性地，在本發明實施例中，完成步驟7之后，該半導體器件的制造方法還包括如下步驟:
[0086]步驟8:去除第一犧牲層101、第二犧牲層102、第三犧牲層103、第四犧牲層104以及第一臨時側壁(spacer) 1061,1062,以暴露出柵極109。形成的圖形，如圖1I所示。
[0087]步驟9:在柵極109的頂部及側壁形成間隙壁110，形成的圖形如圖1J所示。
[0088]本領域的技術人員可以理解，本步驟中形成的間隙壁110僅需保證覆蓋柵極109的頂部及側壁即可，并不一定必然如圖1J所示覆蓋整個半導體襯底100。
[0089]其中，示例性地，間隙壁110的材料為二氧化硅，形成間隙壁110的方法為熱氧化法。
[0090]步驟10:進行LDD處理，在半導體襯底100位于柵極109兩側的區域形成輕摻雜區111。形成的圖形，如圖1K所示。
[0091]由于在前述步驟形成的柵極在其底部靠近源極和漏極的位置形成有內凹結構，因此，可以LDD處理時離子注入的界面，進而在一定程度上進一步避免短溝道效應。
[0092]在本發明實施例中，可以省略步驟10所述的輕摻雜的步驟。而保留這一步驟，將在一定程度上防止短溝道效應，具有更好的技術效果。
[0093]步驟11:在柵極109的兩側(當有間隙壁110時，實際為間隙壁110的兩側)形成柵極側壁1121和1122，形成的圖形如圖1L所示。
[0094]其中，柵極側壁1121和1122的材料可以為氮化硅。
[0095]根據本發明實施例的方法制得的半導體器件，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，所以，相對于現有技術，使用厚度較小的柵極側壁即可實現相同的技術效果。因此，本發明實施例的柵極側壁1121和1122的厚度小于現有技術中的柵極側壁。
[0096]步驟12:通過離子注入在半導體襯底100位于柵極109兩側的區域形成源極1131和漏極1132，形成的圖形如圖1M所示。
[0097]進一步地，本實施例在步驟12之后還可以包括步驟13:在所述柵極的頂部以及所述柵極側壁上形成具有張應力或壓應力的接觸孔刻蝕阻擋層。即，制造覆蓋柵極109頂部以及柵極側壁1121和1122的具有張應力或壓應力的接觸孔刻蝕阻擋層(CESL)。
[0098]當半導體器件中的晶體管為NMOS時，使用具有張應力的CESL ;當半導體器件中的晶體管為PMOS時，使用具有拉應力的CESL。根據本發明實施例的方法制得的半導體器件，由于柵極在其底部靠近源極和漏極的位置形成有內凹結構，相對現有技術使用厚度較小的柵極側壁即可實現相同的技術效果，而柵極側壁厚度的減小可以使得具有張應力或壓應力的CESL更靠近溝道，發揮更好的應力增強效果，可以提高載流子遷移率，進而在一定程度上降低開啟電流(1n)。即，根據本發明實施例的方法制造的半導體器件由于柵極具有內凹結構，可以改善CESL的應力增強效果。
[0099]至此，完成了本發明實施例的半導體器件的制造方法的關鍵步驟。接下來，可以根據傳統的半導體器件的制造工藝，來完成本發明實施例的半導體器件的制造，此處不再贅述。
[0100]本發明實施例的半導體器件的制造方法，在柵極底部靠近源極和漏極的位置形成了內凹結構，因而可以減小柵極與源極、漏極的交疊面積，進而可以有效抑制寄生電容。并且，由于在柵極底部靠近源極和漏極的位置形成了內凹結構，優化了離子注入的界面，可以在一定程度上避免短溝道效應。
[0101]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【權利要求】
1.一種半導體器件，其特征在于，所述半導體器件包括: 半導體襯底； 位于所述半導體襯底上的柵極； 位于所述柵極兩側的半導體襯底上的源極和漏極； 位于所述柵極與所述半導體襯底之間的柵絕緣層； 其中，所述柵極在其底部靠近所述源極和漏極的位置形成有內凹結構。
2.如權利要求1所述的半導體器件，其特征在于，所述半導體器件還包括: 位于所述柵極外側的覆蓋所述柵極頂部及兩側的間隙壁； 以及位于所述柵極兩側且位于所述間隙壁外側的柵極側壁。
3.如權利要求2所述的半導體器件，其特征在于，所述半導體器件還包括覆蓋所述柵極的頂部以及所述柵極側壁的具有張應力或壓應力的接觸孔刻蝕阻擋層。
4.如權利要求2所述的半導體器件，其特征在于，所述間隙壁的材料為二氧化硅，所述柵極側壁的材料為氮化硅。
5.如權利要求1-4任一項所述的半導體器件，其特征在于，所述柵極為T型柵極。
6.如權利要求1~4任一項所述的半導體器件，其特征在于，所述柵極的材料為多晶硅。
7.一種半導體器件的制造方法，其特征在于，所述方法包括: 步驟SlOl:提供半導體襯底，在所述半導體襯底上依次形成包括第一犧牲層、第二犧牲層、第三犧牲層和第四犧牲層的疊層結構； 步驟S102:刻蝕形成貫穿所述疊層結構的凹槽； 步驟S103:在所述凹槽內形成第一臨時側壁材料層，其中，所述第一臨時側壁材料層的高度低于擬形成的柵極的高度； 步驟S104:在所述第一臨時側壁材料層上形成第二臨時側壁材料層； 步驟S105:刻蝕所述第二臨時側壁材料層和第一臨時側壁材料層，在所述凹槽的內側形成兩個相對的第二臨時側壁以及位于其下方的兩個相對的第一臨時側壁，其中，所述第一臨時側壁之間的第一臨時材料層被完全去除； 步驟S106:去除所述第二臨時側壁，并在所述凹槽內依次形成柵絕緣層和柵極，其中，所述柵絕緣層低于所述第一臨時側壁，所述柵極高于所述第一臨時側壁且高出的部分延伸至所述第一臨時側壁的正上方。
8.如權利要求7所述的半導體器件的制造方法，其特征在于，在所述步驟S105與步驟S106之間還包括:刻蝕去除位于所述第一臨時側壁之間的一部分所述半導體襯底的步驟。
9.如權利要求7或8所述的半導體器件的制造方法，其特征在于，在所述步驟S106之后還包括如下步驟: 步驟S107:去除所述第一犧牲層、第二犧牲層、第三犧牲層、第四犧牲層以及所述第一臨時側壁，以暴露出所述柵極； 步驟S108:在所述柵極的頂部及側壁形成間隙壁，并進行LDD處理； 步驟S109:在所述柵極的兩側形成柵極側壁； 步驟SllO:通過離子注入在所述半導體襯底位于所述柵極兩側的區域形成源極和漏極。
10.如權利要求9所述的半導體器件的制造方法，其特征在于，在所述步驟SllO之后還包括步驟Slll: 在所述柵極的頂部以及所述柵極側壁上形成具有張應力或壓應力的接觸孔刻蝕阻擋層。
11.如權利要求7或8所述的半導體器件的制造方法，其特征在于，所述柵極的材料為多晶娃。
12.如權利要求7或8所述的半導體器件的制造方法，其特征在于，所述第一犧牲層的材料為二氧化硅，所述第二犧牲層的材料為氮化硅，所述第三犧牲層的材料為二氧化硅，所述第四犧牲層的材料為氮化硅。
13.如權利要求7或8所述的半導體器件的制造方法，其特征在于，所述第一臨時側壁材料層的材料為二氧化硅。
14.如權利要求7或8所述的半導體器件的制造方法，其特征在于，形成所述第一臨時側壁材料層的方法為熱氧化法。
15.如權利要求7或8所述的半導體器件的制造方法，其特征在于，所述第二臨時側壁材料層的材料為氮化娃 。
【文檔編號】H01L29/78GK103943678SQ201310024234
【公開日】2014年7月23日 申請日期:2013年1月22日 優先權日:2013年1月22日
【發明者】劉金華 申請人:中芯國際集成電路制造(上海)有限公司