專利名稱：一種集成電路及制作集成電路的方法
技術領域：
本發明涉及一種電子電路，更具體地說，本發明涉及一種集成電路及制作集成電路的方法。
背景技術：
場效應晶體管(FET)被廣泛應用于各種電子電路中。在某些應用場合，需要檢測場效應晶體管的漏極電壓來控制場效應晶體管的運行。例如，控制器根據該漏極電壓控制場效應晶體管的導通或者斷開。但在某些應用場合，場效應晶體管的漏極電壓可能為高壓。若將該漏極高壓直接輸送至控制器，極可能損壞控制器
發明內容
因此本發明的目的在于解決現有技術的上述技術問題，提出一種改進的集成電路及制作集成電路的方法。根據本發明的實施例，提出了一種集成電路，包括功率M0SFET，具有漏極、柵極和源極JFET，具有漏極、柵極和源極，所述JFET的漏極耦接至所述功率MOSFET的漏極，所述JFET和功率MOSFET共用所述集成電路的襯底上的漂移區；檢測引腳，耦接至所述JFET的源極；源極引腳，耦接至所述功率MOSFET的源極；柵極引腳，耦接至所述功率MOSFET的柵極；漏極引腳，耦接至所述功率MOSFET的漏極和所述JFET的漏極。根據本發明的實施例，還提出了一種制作集成電路的方法，包括在襯底上形成外延層；在外延層內形成一垂直型MOSFET的源極和柵極；在外延層內形成一垂直型JFET的源極和柵極；其中所述垂直型JFET和垂直型MOSFET共用漂移區，所述漂移區包括所述外延層；所述襯底做為所述垂直型MOSFET的漏極和垂直型JFET的漏極。根據本發明的實施例，還提出了一種集成電路，包括功率MOSFET JFET，與所述功率MOSFET共用襯底上的漂移區；檢測引腳，經由所述JFET耦接至所述功率MOSFET的漏極，所述檢測引腳為所述集成電路的外部引腳，該檢測引腳允許外部電路檢測所述功率MOSFET的漏極電壓；柵極引腳，耦接至功率MOSFET的柵極，所述柵極引腳為所述集成電路的外部引腳。根據本發明各方面的上述集成電路和制作集成電路的方法，通過簡單的制作工藝保證了低電壓水平的控制器接收功率MOSFET的漏極高壓。
圖1示意性地示出了檢測一金屬氧化物半導體場效應晶體管112漏極電壓的電路；圖2為根據本發明一實施例的集成電路220的電路結構示意圖；圖3示意性地示出了根據本發明一個實施例的集成電路220的剖面圖；圖4 15示意性地示出了根據本發明另一個實施例的集成電路220的制作流程圖；圖16為根據本發明又一實施例的采用集成電路220的電路的結構示意圖；圖17具體示出了圖16所示的采用集成電路220的電路的結構示意圖。
具體實施例方式下面將詳細描述本發明的具體實施例，應當注意，這里描述的實施例只用于舉例說明，并不用于限制本發明。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對于本領域普通技術人員顯而易見的是不必采用這些特定細節來實行本發明。在其他實例中，為了避免混淆本發明，未具體描述公知的電路、材料或方法。在整個說明書中，對“ 一個實施例”、“實施例”、“ 一個示例”或“示例”的提及意味著結合該實施例或示例描述的特定特征、結構或特性被包含在本發明至少一個實施例中。因此，在整個說明書的各個地方出現的短語“在一個實施例中”、“在實施例中”、“一個示例”或“示例”不一定都指同一實施例或示例。此外，可以以任何適當的組合和/或子組合將特定的特征、結構或特性組合在一個或多個實施例或示例中。此外，本領域普通技術人員應當理解，在此提供的附圖都是為了說明的目的，并且附圖不一定是按比例繪制的。應當理解，當稱元件“耦接到”或“連接到”另一元件時，它可以是直接耦接或耦接到另一元件或者可以存在中間元件。相反，當稱元件“直接耦接到”或“直接連接到”另一元件時，不存在中間元件。相同的附圖標記指示相同的元件。這里使用的術語“和/或”包括一個或多個相關列出的項目的任何和所有組合。圖1示意性地示出了檢測一金屬氧化物半導體場效應晶體管(MOSFET) 112漏極電壓的電路。在圖1所示實施例中，MOSFET 112為功率金屬氧化物半導體場效應晶體管，其漏極電壓可能達到30 100V。但控制器101只能處理3 6V的電壓。此時，控制器101通過一結型場效應晶體管(JFET) 102來檢測MOSFET 112的漏極電壓，使得控制器101無需
直接接收高壓。和典型功率器件一樣，MOSFET 112為獨立封裝的分立型器件110。JFET 102和控制器101被集成在相同裸片上，并被封裝在一起作為控制器件100。但將JFET 102和控制器101集成在相同裸片上至少有2個缺點。第一，由于在某些應用場合，MOSFET 112的漏極電壓為-O. 8至-1. 0V，通過JFET 102將控制器101連接至外部MOSFET 112可能引起襯底注入；第二，制作控制器101的工藝可以處理低的門限電壓，但該工藝不能處理高于30V的電壓，從而限制了其在高壓場合的應用。圖2為根據本發明一實施例的集成電路220的電路結構示意圖。在圖2所示實施例中，集成電路220只包括形成在相同裸片并封裝在一起的垂直JIFET 225和垂直功率MOSFET 226。跨接在功率MOSFET 226兩端的二極管為功率MOSFET 226的體二極管，而非獨立的分立器件。在一個實施例中，集成電路220的封裝(即JFET 225和功率MOSFET 226的封裝)為四端子的小外型集成電路(small outline integrated circuit, SOIC)封裝，如集成電路220包括端子221 (檢測引腳)、端子222 (柵極引腳)、端子223 (源極引腳)以及端子224(漏極引腳)。其中端子221 224為外部引腳，通過該四端子允許外部電路連 接至集成電路220。端子221 (即檢測引腳)通過長通的JFET 225連接至功率MOSFET 226。通過JFET 225，控制器210避免直接連接至可能為高壓的功率MOSFET 226的漏極。在圖2所示實施例中，檢測引腳(端子221)連接至JFET 225的源極；柵極引腳(端子222)、源極引腳(端子223)和漏極引腳(端子224)分別連接至功率MOSFET 226的柵極、源極和漏極JFET 225的漏極連接至功率MOSFET 226的漏極。集成電路220可被應用于檢測漏極電壓的場合。如集成電路220可被用做理想二極管(導通壓降小于常規二極管的二極管)。當然，本領域的技術人員應當意識到，集成電路220也可應用于其他多種場合。在一個實施例中，為便于檢測功率MOSFET 226的漏極電壓，JFET 225和功率MOSFET 226被制作在相同的襯底上以共用漂移區。漂移區包括形成在襯底上的外延層，所述襯底作為JFET 225的漏極和功率MOSFET 226的漏極。由于JFET 225和MOSFET 226共用漂移區，兩者具有相似的電學特性，因此，JFET 225和MOSFET 226可用允許高壓的相同分立制作工藝制作。在圖2所示實施例中，集成電路220為控制器210的外部器件。因此，控制210可在另外的襯底上制作，并且無需受限于JFET 225和功率MOSFET 226的電學特性要求。在一個實施例中，控制器210可為二極管-模擬器(diode-emulator)控制器、太陽電池板控制器、電壓調整器的同步開關的控制器，等等。在一個實施例中，控制器210包括端子201、202和203，其中端子201連接至集成電路220的檢測引腳(端子221)，以使控制器210檢測功率MOSFET 226的漏極電壓；端子202和端子203分別連接至集成電路220的柵極引腳(端子222)和源極引腳(端子223)，以使控制器210控制功率MOSFET 226。圖3示意性地示出了根據本發明一個實施例的集成電路220的剖面圖。集成電路220將JFET 225和功率MOSFET 226 —起集成在相同的N+硅襯底302上。外延層301為N型(如磷)輕摻雜，襯底302為N型重摻雜。在圖3所示實施例中，虛線319示意性地表征JFET 225和功率MOSFET 226的分界線。在圖3所示實施例中，功率MOSFET 226為垂直型溝槽柵金屬氧化物半導體場效應晶體管。所述功率MOSFET 226包括N+型源極區(Src) 304、P型體區(Body) 306、柵極305、源極電極307、柵極電極(未圖示)、漏極電極320和層間電介質321。源極電極307電連接至源極區304和體區306，柵極電極從另一個方向(即垂直于圖3所示的紙面方向)電連接至柵極305，漏極電極320電連接至襯底302，所述襯底302作為JFET 225的漏極和功率MOSFET 226的漏極。在圖3所述實施例中，功率MOSFET 226還包括可選的靜電釋放(ESD)焊盤309,所述ESD焊盤309通過ESD電極308電連接至保護環(guard ring) 303。所述層間電介質321提供了形成各電極等的金屬層與金屬層下的器件結構間的絕緣。功率MOSFET 226的運行原理與常規垂直型溝槽柵MOSFET的運行原理相似。具體來說，當在功率MOSFET 226的柵極305施加大于其門限電壓的正電壓時，功率MOSFET 226在體區306處，沿著柵極電介質形成反型層，即導電溝道。相應地，電流通過N+源極區304、體區306的導電溝道、漂移區(即N-外延層301)流入N+襯底和漏極電極320，功率M0SFETE226被導通。當減小施加在功率MOSFET 226的柵極電壓至小于其門限電壓時，導電溝道消失，功率MOSFET 226被斷開。JFET 225與功率MOSFET 226共用N-外延層301和N+襯底302。在圖3所示實施例中，JFET 225為垂直型溝槽柵結型場效應晶體管。所述JFET 225包括N+源極區316、柵極317和P型體區315。與功率MOSFET 226相似，所述N+襯底302作為JFET 225的漏極。在圖3所示實施例中，為闡述清晰，JFET 225的源極電極和柵極電極未圖示。通常情況下，JFET 225處于導通狀態(即長通)。若要斷開JFET 225，則可在JFET 225的柵極317上施加電壓，使得P型體區315和N-外延層的PN結被反偏，從而夾斷源極區316的電流通路。JFET 225通過共用漂移區檢測功率MOSFET 226的漏極電壓。圖4 15示意性地示出了根據本發明另一個實施例的集成電路220的制作流程圖。為了敘述簡明，對理解本發明沒有實質性作用的制作工藝步驟被省略；同時，為了敘述方便，首先闡述功率MOSFET 226的制作，然后再闡述JFET 225的制作。但是，本領域的技術人員應當意識到，這些晶體管的制作順序可以變化。此外，在同一個制作步驟中，多個JFET225和多個功率MOSFET 226可能被同時制作。如圖3所示，JFET 225和功率MOSFET 226被制作在相 同的N+襯底302和N-外延層301上。N-(即N型輕摻雜)外延層301形成于N+(即N型重摻雜)襯底302上。在一個實施例中，N+襯底302包括娃襯底。所述N-外延層301可通過氣相外延法形成。為闡述清晰，N+襯底302和漏極電極320未在圖4 15中圖示。如圖4所示，所述制作流程包括在N-外延層301上形成層間電介質334 ;在^外延層301內形成溝槽331。所述層間電介質334包括任意合適的電介質材料，如氧化硅、氮化硅等。所述溝槽331可通過反應離子刻蝕形成。如圖5所示，所述制作流程包括在溝槽331內形成柵極電介質336。柵極電介質336可包括一種或多種合適的電介質材料。在一個實施例中，柵極電介質包括在溝槽331表面熱氧化形成的氧化物。在柵極電介質336形成之后，柵極材料335被淀積至每個溝槽331。所述柵極材料335可包括導電材料,如摻雜的多晶娃。如圖6所示，所述制作流程包括去除N-外延層301表面多余的柵極材料335，使表面平坦化。在一個實施例中，所述平坦化可通過刻蝕或者化學機械拋光實現。在溝槽331內剩余的柵極材料335作為保護環303和柵極305。如圖7所示，所述制作流程包括在N-外延層301上形成ESD焊盤309。在一個實施例中，所述ESD焊盤309通過掩膜技術(如掩膜901)和刻蝕技術形成。在一個實施例中，所述ESD焊盤309為集成電路220的可選特征。如圖8所示，所述制作流程包括在N-外延層301內形成P型體區306。在一個實施例中，所述P型體區306的形成包括形成掩膜902 ;通過N-外延層301的曝露部分向N-外延層301注入P型雜質(如硼)。如圖9所示，所述制作流程包括通過擴散技術或推進技術將體區306的P型雜質推深進N-外延層301。如圖10所示，所述制作流程包括在N-外延層內形成N+源極區304。如圖10所示，掩膜903的位置決定了 N+源極區304的位置。在圖10所示實施例中，所述N+源極區304形成于P型體區306內。同時，N型雜質通過掩膜903的缺口 327被注入進ESD焊盤309，以增強ESD焊盤309的導電能力，并形成ESD保護二極管堆棧PN結的N側邊。如圖11所示，所述制作流程包括通過擴散技術或推進技術將源極區304的N型雜質推深進體區306。如圖12所示，所述制作流程包括在N-外延層301上形成層間電介質321 ;在層間電介質321內形成接觸通孔322 325，以曝露ESD焊盤309、保護環303、源極區304和體區306的導電部分。接觸通孔322 325可通過掩膜技術和刻蝕技術形成。如圖13所示，所述制作流程包括淀積金屬層(如鋁、銅、硅化物等)以形成ESD電極308、源極電極307以及漏極電極320(未圖示)。在一個實施例中，在襯底302的背面淀積金屬層，以形成漏極電極320;所述金屬層的淀積在制作JFET 225之后。在一個實施例中，為了更高電壓水平的應用，所述制作流程進一步包括在金屬層的頂部淀積鈍化層。接下來，參考圖14和圖15闡述JFET 225的制作流程。如圖14所示，所述制作流程包括在N-外延層301內注入P型雜質形成P型體區315。在一個實施例中，所述P型體區315的形成步驟和圖8所示P型體區306的形成步驟相同。源極區316通過向N-外延層301內的P型體區315間注入N型雜質形成。如圖15所示,所述制作流程包括在N-外延層301內形成溝槽。所述溝槽內填充柵極電介質和柵極材料，并被平坦化。在一個實施例中，所述柵極材料包括摻雜的多晶硅。 該摻雜的多晶硅的平坦化通過刻蝕或者化學機械拋光實現。如圖3所示，所述柵極317通過N-外延層301內的P型體區315形成。可選地，適當改變制作步驟，JFET 225的溝槽和柵極電介質可與功率MOSFET的柵極305同時形成。上述集成電路220可被應用于多種場合。總的來說，上述集成電路220尤其適合當控制器或者其他電路需要檢測一功率MOSFET漏極電壓的場合。圖16為根據本發明又一實施例的采用集成電路220的電路的結構示意圖。在圖16所示實施例中，所述集成電路220作為理想的二極管，應用在同步整流電路中。如圖16所示，所述同步整流電路包括反激式變換器，接收輸入VIN，產生輸出Vott (Vout+與VOTT_之差);所述集成電路220被控制器490控制。在一個實施例中，所述控制器490為二極管-模擬器控制器。二極管-模擬器控制器被用來控制集成電路220的一個實例為美國芯源系統有限公司生產的MP6901 二極管-模擬器集成電路。可選地，所述集成電路220可作為其他類型二極管-模擬器控制器的外部開關。如圖16所示，集成電路220的檢測引腳(端子221)連接至控制器490的端子454 (Vd引腳)，集成電路220的柵極引腳(端子222)連接至控制器490的端子451 (VG引腳)，集成電路220的源極引腳(端子223)連接至控制器490的端子452 (VSS引腳)和端子453(PGND引腳)。控制器490調節集成電路220中功率MOSFET 226的正向導通壓降，并在所述正向導通壓降為負時斷開所述功率MOSFET 226。所述控制器490的端子454 (Vd引腳)耦接至集成電路220的檢測引腳(端子221)來檢測功率MOSFET 226的漏極電壓，進而檢測功率MOSFET 226的正向導通壓降。如前所示，集成電路220的JFET 225使控制器490無需直接連接至功率MOSFET 226的漏極高壓。集成電路220的柵極引腳(端子222)連接至控制器490的端子451 (VG引腳)。集成電路220的源極引腳(端子223)連接至控制器490的端子452 (VSS引腳)和端子453(PGND引腳)，以形成開爾文檢測結構。圖17具體示出了圖16所示的采用集成電路220的電路的結構示意圖。如圖17所示，所述控制器490包括跨導放大器(gm)481、比較器482、M0SFET開關483和電阻484。跨導放大器481的反相輸入端和比較器482的同相輸入端均通過集成電路220的檢測引腳(端子221)檢測功率MOSFET 226的漏極電壓。如前所述，JFET 225使跨導放大器481和比較器482無需直接連接至功率MOSFET 226的漏極高壓。偏置電壓461與偏置電壓491設定了功率MOSFET 226的正向導通壓降。在圖17所示實施例中，偏置電壓461的電壓水平為70mV，偏置電壓491的電壓水平為80mV。當功率MOSFET 226的漏極電壓為負時，比較器482將MOSFET開關483導通，從而斷開功率MOSFET 226。前述根據本發明多個實施例的集成電路和制作集成電路的方法，通過簡單的制作工藝，保證了低電壓水平的控制器可接收功率MOSFET的漏極高壓。不同于現有技術，本發明多個實施例的集成電路/制作集成電路的方法，將JFET與功率MOSFET制作在相同襯底上，共用漂移區，使得功率MOSFET的漏極電壓被方便地檢測，并以低電壓水平的方式傳送給控制器。雖然已參照幾個典型實施例描述了本發明，但應當理解，所用的術語是說明和示例性、而非限制性的術語。由于本發明能夠以多種形式具體實施而不脫離發明的精神或實 質，所以應當理解，上述實施例不限于任何前述的細節，而應在隨附權利要求所限定的精神和范圍內廣泛地解釋，因此落入權利要求或其等效范圍內的全部變化和改型都應為隨附權利要求所涵蓋。
權利要求
1.一種集成電路，包括功率M0SFET，具有漏極、柵極和源極；JFET,具有漏極、柵極和源極，所述JFET的漏極耦接至所述功率MOSFET的漏極，所述 JFET和功率MOSFET共用所述集成電路的襯底上的漂移區；檢測引腳，耦接至所述JFET的源極；源極引腳，耦接至所述功率MOSFET的源極；柵極引腳，耦接至所述功率MOSFET的柵極；漏極引腳，耦接至所述功率MOSFET的漏極和所述JFET的漏極。
2.如權利要求1所述的集成電路，其中所述集成電路的封裝為四端子的小外型集成電路封裝。
3.如權利要求1所述的集成電路，其中所述集成電路只包括所述JFET和所述功率 MOSFET。
4.如權利要求1所述的集成電路，其中所述JFET和所述功率MOSFET均為垂直型器件， 所述集成電路的襯底作為所述JFET和所述功率MOSFET的漏極。
5.如權利要求1所述的集成電路，其中所述JFET和所述功率MOSFET的漂移區包括形成在集成電路的襯底上的外延層。
6.一種制作集成電路的方法，包括在襯底上形成外延層；在外延層內形成一垂直型MOSFET的源極和柵極；在外延層內形成一垂直型JFET的源極和柵極；其中所述垂直型JFET和垂直型MOSFET 共用漂移區，所述漂移區包括所述外延層；所述襯底作為所述垂直型MOSFET的漏極和垂直型JFET的漏極。
7.如權利要求6所述的方法，其中所述垂直型MOSFET的柵極和垂直型JFET的柵極均為溝槽柵。
8.一種集成電路,包括功率 MOSFET ；JFET,與所述功率MOSFET共用襯底上的漂移區；檢測引腳，經由所述JFET耦接至所述功率MOSFET的漏極，所述檢測引腳為所述集成電路的外部引腳，該檢測引腳允許外部電路檢測所述功率MOSFET的漏極電壓；柵極引腳，耦接至功率MOSFET的柵極，所述柵極引腳為所述集成電路的外部引腳。
9.如權利要求8所述的集成電路，其中所述功率MOSFET和所述JFET均為垂直型溝槽柵晶體管。
10.如權利要求8所述的集成電路，其中所述集成電路只包括所述JFET和所述功率 MOSFET。
全文摘要
本申請公開了一種集成電路及制作集成電路的方法。所述集成電路包括功率MOSFET，具有漏極、柵極和源極；JFET，具有漏極、柵極和源極，所述JFET的漏極耦接至所述功率MOSFET的漏極，所述JFET和功率MOSFET共用所述集成電路的襯底上的漂移區；檢測引腳，耦接至所述JFET的源極；源極引腳，耦接至所述功率MOSFET的源極；柵極引腳，耦接至所述功率MOSFET的柵極；漏極引腳，耦接至所述功率MOSFET的漏極和所述JFET的漏極。本申請通過簡單的制作工藝保證了低電壓水平的控制器可接收功率MOSFET的漏極高壓。
文檔編號H01L27/088GK103022035SQ20131001687
公開日2013年4月3日 申請日期2013年1月17日 優先權日2012年1月20日
發明者李鐵生 申請人:成都芯源系統有限公司