減小3dnand非易失性存儲器中的弱擦除型讀取干擾的制作方法

減小3d nand非易失性存儲器中的弱擦除型讀取干擾的制作方法
【專利摘要】一種用于3D堆疊式存儲器裝置的讀取處理，針對未選中的存儲器串提供溝道升壓的最優電平，以抑制正常讀取干擾和弱擦除型讀取干擾二者。通過控制位線的電壓(Vbl)、漏極側選擇柵極的電壓(Vsgd_unsel)、源極側選擇柵極的電壓(Vsgs_unsel)、存儲器裝置的選中的層級(字線層)的電壓(Vcg_sel)以及存儲器裝置的未選中的層級(字線層)的電壓(Vcg_unsel)來對溝道進行升壓。可以通過初始使漏極側選擇柵極和源極側選擇柵極不導電以允許與增大的Vcg_unsel的電容耦合來對溝道進行升壓。然后通過提高Vsgd_unsel和/或Vsgs_unsel來使漏極側選擇柵極和/或源極側選擇柵極不導電，從而中斷升壓。當Vcg_unsel持續增大時，通過使漏極側選擇柵極和/或源極側選擇柵極再次導電可以另外發生升壓。或者，可以以Vbl驅動溝道。兩步升壓以Vbl驅動溝道然后通過電容耦合來提供升壓。
【專利說明】減小3D NAND非易失性存儲器中的弱擦除型讀取干擾

【技術領域】
[0001]本發明涉及用于在3D非易失性存儲器裝置中讀取存儲器單元的技術。

【背景技術】
[0002]最近，已經提出了使用有時被稱為位成本可擴展(BiCS)架構的3D堆疊式存儲器結構的超高密度存儲裝置。例如，可以由交替的導電層和介電層的陣列來形成3D NAND堆疊式存儲器裝置。在這些層中鉆存儲器洞以同時限定許多存儲器層。然后，通過用適當的材料填充存儲器洞來形成NAND串。直NAND串在一個存儲器洞中延伸，而管形NAND串或U形NAND串(P-BiCS)包括在兩個存儲器洞中延伸并且通過底部背柵極結合的一對存儲器單元垂直列。通過導電層來設置存儲器單元的控制柵極。

【專利附圖】

【附圖說明】
[0003]不同附圖中，被相似地標記的元件是指共同的部件。
[0004]圖1A是3D堆疊式非易失性存儲器裝置的立體圖。
[0005]圖1B是圖1A的3D堆疊式非易失性存儲器裝置100的功能框圖。
[0006]圖1C描繪了圖1A的包括U形NAND串的塊BLKO的實施方式，其中與公共位線相關聯的一組U形NAND串被突出顯示。
[0007]圖1D描繪了圖1C的實施方式，其中U形NAND串的子塊被突出顯示。
[0008]圖1E描繪了圖1A的塊BLKO的實施方式，其中與公共位線相關聯的一組直NAND串被突出顯示。
[0009]圖1F描繪了圖1E的實施方式，其中直NAND串的子塊被突出顯示。
[0010]圖2A描繪了與圖1C 一致的具有U形NAND串的3D非易失性存儲器裝置的字線層的俯視圖，示出了字線層部分和相關聯的驅動器。
[0011]圖2B描繪了圖2A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了漏極側選擇柵極線、源極側選擇柵極線以及相關聯的驅動器。
[0012]圖2C描繪了圖2A的3D非易失性存儲器裝置的源極線層的俯視圖，示出了源極線以及相關聯的驅動器。
[0013]圖2D描繪了圖2A的3D非易失性存儲器裝置的位線層的俯視圖，示出了位線以及相關聯的驅動器。
[0014]圖2E描繪了圖2A的3D非易失性存儲器裝置的塊的沿著圖2A的NAND串的SetAO的線200的剖面圖。
[0015]圖2F描繪了圖2E的列CO的區域269的特寫圖，示出了漏極側選擇柵極S⑶O和存儲器單元MC6，0。
[0016]圖2G描繪了圖2F的列CO的剖視圖。
[0017]圖3描繪了存儲器單元在NAND串的示例組例如圖2E中的SetAO中的布置。
[0018]圖4描繪了擦除狀態和較高數據狀態的閾值電壓分布。
[0019]圖5A描繪了針對存儲器單元的塊的讀取操作。
[0020]圖5B描繪了圖5A的讀取操作的實施方式。
[0021]圖5C描繪了圖5A的讀取操作的另一實施方式。
[0022]圖?描繪了圖5A的讀取操作的另一實施方式。
[0023]圖5E描繪了圖5A的讀取操作的另一實施方式。
[0024]圖5F描繪了圖5A的讀取操作的另一實施方式。
[0025]圖5G描繪了圖5A的讀取操作的另一實施方式。
[0026]圖6A1至圖6D2描繪了與圖5B至圖5E的實施方式相關聯的波形。
[0027]圖7A至圖7F2描繪了與圖5F和圖5G的實施方式相關聯的波形。
[0028]圖8A描繪了與圖1E和圖1F —致的具有直NAND串的3D非易失性存儲器裝置的字線層的俯視圖，示出了相關聯的驅動器。
[0029]圖8B描繪了圖8A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了漏極側選擇柵極線和相關聯的驅動器。
[0030]圖8C描繪了圖8A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了源極側選擇柵極線和相關聯的驅動器。
[0031]圖8D描繪了圖8A的3D非易失性存儲器裝置的源極線層的俯視圖，示出了源極線和相關聯的驅動器。
[0032]圖8E描繪了圖8A的3D非易失性存儲器裝置的位線層的俯視圖，示出了位線和相關聯的驅動器。
[0033]圖8F描繪了圖8A的3D非易失性存儲器裝置的塊的沿著圖8A的NAND串的SetBO的線800的剖面圖。
[0034]圖9描繪了存儲器單元在NAND串的示例組例如圖8F中的SetBO中的布置。

【具體實施方式】
[0035]在3D堆疊式非易失性存儲器裝置中，進行其以讀取選中的存儲器單元的狀態的讀取操作會在被稱為讀取干擾的過程中不利地影響未選中的存儲器單元的狀態。例如，3D堆疊式非易失性存儲器裝置可以以多個塊布置，其中每個塊包括多個子塊，并且對塊的選中的子塊進行讀取操作。不同子塊可以具有相同的字線層、位線以及源極線偏壓，但是通常具有針對源極側選擇柵極(SGS)和漏極側選擇柵極(SGD)的單獨的選擇柵極(SG)偏壓。在選中的子塊中進行讀取期間，通常斷開(使不導電)未選中的子塊的SGS晶體管和SGD晶體管以切斷在未選中的存儲器單元串中的導電路徑。將約7V?8V的讀取通過電壓(Vread_pass)施加給未選中的字線層，未選中的串的峰值溝道電位升壓成高于5V。這種升壓的最大量(full measure)是由于從未選中的字線層到溝道的電容f禹合。
[0036]該溝道升壓可以有助于減少針對未選中的串的未選中的單元的正常讀取干擾的發生。正常讀取干擾導致讀取操作中未選中的單元的閾值電壓的增大(或在某些情況下減小)。正常讀取干擾由單元的控制柵極和溝道之間的大的電位差引起。
[0037]然而，當在選中的字線層上以相對低的電壓(Vcgr)來讀取單元時，讀取期間的相對高的溝道升壓電位會將電荷從與選中的單元相關聯的溝道的區域吸出，降低該單元的閾值電壓(Vth)，并且從而對該單元進行弱擦除。當該單元具有相對高的Vth，例如，當該單元被編程為相對高的數據狀態時，這個問題最明顯。這種弱擦除型讀取干擾可以引起由單元存儲的數據的錯誤，不利地影響存儲器裝置的性能。
[0038]當選擇柵極晶體管斜線上升以使溝道完全放電時，可以通過接通(使導電)全部子塊中的選擇柵極來抑制弱擦除型讀取干擾。然而，讀取操作期間，未選中的串的溝道中的電位將會太低(例如，0V)，使得發生正常讀取干擾。
[0039]如本文所述，一種更好的方法通過控制升壓過程來在讀取操作期間仔細地控制未選中的串的溝道升壓的電平。特別地，在讀取操作期間可以暫時地使SGS選擇柵極和/或SGD選擇柵極導電以允許比溝道升壓的最大量更小的減小的溝道升壓量。減小的溝道升壓量足以抑制正常讀取干擾，但又不會太高而促進弱擦除型讀取干擾。
[0040]在下面的討論中，在圖1A至圖3以及圖8A至圖9中總體上提供3D堆疊式非易失性存儲器裝置的結構細節，以及在圖4至圖7C中總體上提供讀取操作的細節。
[0041]圖1A是3D堆疊式非易失性存儲器裝置的立體圖。存儲器裝置100包括襯底101。在襯底上的是存儲器單元的示例塊BLKO和示例塊BLKl以及具有供塊使用的電路的外圍區106。襯底101也可以連同被圖案化在導電路徑中以攜帶電路的信號的一個或更多個下部金屬層一起在塊下面攜帶電路。塊被形成在存儲器裝置的中間區域102中。在存儲器裝置的上部區域103中，一個或更多個上部金屬層被圖案化在導電路徑中以攜帶電路的信號。每個塊包括存儲器單元的堆疊區，其中該堆疊的交替的層級表示字線。在一種可能的方法中，每個塊具有垂直接觸從其向上延伸到上部金屬層以形成到導電路徑的連接的相對的分層側。雖然描述了兩個塊作為示例，但是可以使用在X方向和/或y方向上延伸的另外的塊。
[0042]在一種可能的方法中，平面在X方向上的長度表示到字線的信號路徑沿其在一個或更多個上部金屬層中延伸的方向，并且平面在y方向上的寬度表示到位線的信號路徑沿其在一個或更多個上部金屬層中延伸的方向。Z方向表不存儲器裝置的高度。
[0043]圖1B是圖1A的3D堆疊式非易失性存儲器裝置100的功能框圖。存儲器裝置100可以包括一個或更多個存儲器管芯108。存儲器管芯108包括存儲元件的3D (三維)存儲器陣列150、控制電路110以及讀取/寫入電路165，例如，存儲元件包括塊BLKO和塊BLKl。可以經由行解碼器130通過字線來尋址存儲器陣列150，并且可以經由列解碼器160通過位線來尋址存儲器陣列150。讀取/寫入電路165包括多個感測塊140 (感測電路)，并且使得能夠并行地讀取或編程成頁的存儲元件。通常，控制器150被包括在一個或更多個存儲器管芯108所在的同一存儲器裝置100 (例如，可移除存儲卡)中。經由線120在主機和控制器150之間傳送命令和數據，并且經由線118在控制器和一個或更多個存儲器管芯108之間傳送命令和數據。
[0044]控制電路110與讀取/寫入電路165配合以對存儲器陣列150進行存儲器操作，并且控制電路110包括狀態機112、芯片上地址解碼器114以及功率控制模塊116。狀態機112提供對存儲器操作的芯片電平控制。芯片上地址解碼器114將由主機或存儲器控制器使用的地址之間的地址接口提供給由解碼器130和解碼器160使用的硬件地址。功率控制模塊116控制在存儲器操作期間提供給字線和位線的功率和電壓。功率控制模塊116可以包括用于字線層和字線層部分的驅動器、漏極側選擇柵極驅動器和源極側選擇柵極驅動器(例如，指的是例如存儲器單元串諸如NAND串的漏極側和源極側或者漏極端和源極端)以及源極線。在一種方法中，感測塊140可以包括位線驅動器。
[0045]在一些實現中，可以將部件中的一些部件進行組合。在各種設計中，可以將不同于存儲器陣列150的部件中的一個或多個部件(單獨或組合)視為至少一個控制電路。例如，至少一個控制電路可以包括下述中的任何一個或下述的組合:控制電路110、狀態機112、解碼器114/解碼器160、功率控制116、感測塊140、讀取/寫入電路165以及控制器150
坐寸。
[0046]在另一實施方式中，非易失性存儲器系統使用雙行解碼器/雙列解碼器和讀取/寫入電路。在陣列的相對側以對稱的方式來實現通過各種外圍電路訪問存儲器陣列150，使得每一側的訪問線和電路的密度減半。因此，行解碼器被分解成兩個行解碼器，并且列解碼器被分解成兩個列解碼器。類似地，讀取/寫入電路被分解成從底部連接到位線的讀取/寫入電路和從陣列150的頂部連接到位線的讀取/寫入電路。這樣，讀取/寫入模塊的密度減半。
[0047]還可以使用除了 NAND閃存之外的其他類型的非易失性存儲器。
[0048]圖1C描繪了圖1A的包括U形NAND串的塊BLK0的實施方式。塊BLK0A包括成組(SetA0、SetAl、SetA2、SetA3、…、SetAn，其中塊中存在有n_l個組)布置的U形NAND串。每一組NAND串與一個位線(BLA0、BLA1、BLA2、BLA3、…、BLAn)相關聯。在一種方法中，塊中的與一個位線相關聯的全部NAND串在同一組中。因此，每個U形NAND串具有兩列存儲器單元，即漏極側列和源極側列。例如，SetAO包括NAND串NSA0 (具有漏極側列C0和源極偵_ Cl)、NAND串NSA1 (具有漏極側列C3和源極側列C2)、NAND串NSA2 (具有漏極側列C4和源極側列C5)、NAND串NSA3 (具有漏極側列C7和源極側列C6)、NAND串NSA4 (具有漏極側列C8和源極側列C9)以及NAND串NSA5(具有漏極側列C11和源極側列C10)。源極線橫向延伸到位線，并且源極線包括SLAO、SLA1以及SLA2。源極線使組中的相鄰NAND串的源極側列相接。例如，SLA0使C1和C2相接，SLA1使C5和C6相接，并且SLA2使C9和C10相接。在一種方法中，塊中的源極線彼此相接并且由一個驅動器驅動。在本示例中，位線和源極線在存儲器單元陣列上面。
[0049]NAND串170至NAND串173處于與NSA0在同一子塊中。
[0050]圖1D描繪了圖1C的實施方式，其中通過斜線來突出顯示U形NAND串的示例子塊。可以將塊劃分成子塊。當使用U形NAND串時，每個子塊可以包括在X方向上延伸的一組NAND串。例如，一個子塊包括NSA0和NAND串170至NAND串173，另一子塊包括NSA1和在-X方向上在NSA1后面的NAND串等。例如，如結合圖2A進一步討論的那樣，每個NAND串包括存儲器單元的漏極側列和存儲器單元的源極側列。子塊中的源極側列的端部連接到公共選擇線。例如，子塊201中的源極側列的端部連接到SLA0。
[0051]圖1E描繪了圖1A的包括直NAND串的塊BLK0的實施方式。塊BLK0B包括成組(SetBO、SetBl、SetB2、SetB3、…、SetBn，其中塊中存在有n_l個組)布置的直NAND串。每一組NAND串與一個位線(BLB0、BLB1、BLB2、BLB3、…、BLBn)相關聯。在一種方法中，塊中的與一個位線相關聯的全部NAND串在同一組中。每個直NAND串具有一列存儲器單元。例如，SetAO 包括 NAND 串 NSB0、NAND 串 NSB1、NAND 串 NSB2、NAND 串 NSB3、NAND 串 NSB4 以及NAND串NSB5。源極線與位線平行地延伸，并且源極線包括SLB0、SLB1、SLB2、SLB3、…、SLBn。在一種方法中，塊中的源極線彼此相接并且由一個驅動器驅動。在本示例中，位線在存儲器單元陣列上面，并且源極線在存儲器單元陣列下面。每個塊可以包括存儲器單元的列的子塊，例如BLKOB中的子塊804至子塊809。參見圖1F和圖8A以了解進一步的細節。
[0052]圖1F描繪了圖1E的實施方式，其中通過斜線來突出顯示直NAND串的子塊。每個子塊包括在X方向上延伸的一組NAND串。例如，子塊804包括直NAND串NSBO和在NSBO后面的NAND串180至NAND串183。其他的子塊804至809分別包括NSBl至NSB5以及在-χ方向上在NSBI至NSB5后面的NAND串。
[0053]圖2Α描繪了與圖1C 一致的具有U形NAND串的3D非易失性存儲器裝置的字線層的俯視圖，示出了字線層部分和相關聯的驅動器。該圖是堆疊中多個字線層中的代表性的層。還參考圖2Ε，堆疊包括交替的介電層或層級和導電層或層級。例如，介電層或層級包括DO至D8，并且可以由Si02制成。導電層或層級包括是背柵極層的BG、形成字線層例如到該層的存儲器單元的控制柵極的導電路徑的WLO至WL6、以及形成選擇柵極層例如到NAND串的選擇柵極的控制柵極的導電路徑的SG。WLO至WL6分別處于層級LO至層級L6。例如，圖2A的字線層可以表不WLO至WL6中的任何一個。例如，導電層可以包括摻雜的多晶娃或金屬硅化物。可以將5V至1V的示例電壓施加給背柵極以保持將漏極側列和源極側列連接的導電狀態。
[0054]圖2A描繪了圖1C的塊BLKOA和類似的塊BLKlA作為示例。對于每個塊，將字線層劃分成兩個字線層部分，例如BLKOA中的字線層部分WLAl和字線層部分WLA2，以及BLKlA中的字線層部分WLBl和字線層部分WLB2。每個塊包括狹槽圖案。狹槽例如是指在堆疊中通常從底部的蝕刻停止層到堆疊的至少頂部層垂直地延伸的空隙。可以用絕緣材料來填充狹槽以將字線層部分相互絕緣。BLKOA的狹槽208是在塊中以Z字形圖案延伸的單個連續狹槽，使得將塊劃分成相互絕緣的WLAl和WLA2這兩個部分。類似地，BLKlA的狹槽209將BLKlA劃分成相互絕緣的WLBl和WLB2這兩個部分。由于各個字線層部分可以被獨立地驅動，所以這種方法可以提供在控制存儲器單元的過程中更大的靈活性。
[0055]每個塊包括由圓圈表示的多行柱形，例如，垂直的存儲器洞或柱。圖中，每個行表示垂直組的列。存儲器洞在堆疊中垂直地延伸，并且存儲器洞包括例如垂直NAND串中的存儲器單元。BLKOA中沿著線200的存儲器單元的示例列包括CO至C11。該圖表示了簡化，這是因為通常將使用在圖中延伸向右方和左方的更多行的存儲器孔。而且，這些圖不一定是按比例的。存儲器單元的列可以布置在BLKOA中的子塊201至子塊206中以及BLKlA中的子塊221至子塊226中。當使用U形NAND串時，每個子塊可以包括存儲器單元的列的兩個相鄰行。在子塊中，相鄰行被狹槽隔開。在狹槽的一側的存儲器單元的列是漏極側列(例如，圖2E中的CO、C3、C4、C7、C8及Cll)，在狹槽的另一側的存儲器單元的列是源極側列(例如，圖2E中的Cl、C2、C5、C6、C9及C10)。注意，兩個漏極側列之間的兩個源極側列的圖案在y方向上重復。
[0056]字線驅動器WL0A1-DR、WL0A2-DR、WL1A1-DR以及WL1A2-DR獨立地將信號例如電壓波形分別提供給字線層部分WLA1、WLA2、WLBl以及WLB2。
[0057]附圖不是按比例的，并且沒有示出全部存儲器列。例如，如所示出的那樣，更逼真的塊可能在I方向上具有12個存儲器列，而在χ方向上具有大量例如32k個存儲器列，在塊中總共為384k個存儲器列。在U形NAND串的情況下，其為192K個NAND串。在直NAND串的情況下，其為384k個NAND串。
[0058]圖2B描繪了圖2A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了漏極側選擇柵極線、源極側選擇柵極線以及相關聯的驅動器。例如，該圖可以表示圖2E的層SG。單獨的選擇柵極線例如導電線或導電路徑與存儲器單元的列的每一行相關聯。此外，單獨的選擇柵極線可以連接到U形NAND串的漏極側列和源極側列。例如，BLK0A包括分別由選擇柵極驅動器S⑶0A0-DR至S⑶0A5-DR驅動的漏極側選擇柵極線231、234、235、238、239及242以及分別由選擇柵極驅動器SGS0A0-DR至SGS0A5-DR驅動的源極側選擇柵極線232、233、236、237、240及241 (DR表示驅動器)。類似地，BLK1包括分別由選擇柵極驅動器S⑶6-DR至S⑶11-DR驅動的漏極側選擇柵極線251、254、255、258、259及262以及分別由選擇柵極驅動器SGS0A1-DR至SGS1A5-DR驅動的源極側選擇柵極線252、253、256、257、260及261。選擇柵極驅動器將信號例如電壓波形提供給選擇柵極線。
[0059]圖2C描繪了圖2A的3D非易失性存儲器裝置的源極線層的俯視圖，示出了源極線以及相關聯的驅動器。例如，該圖可以表示圖2E的層SL。源極線例如導電線或導電路徑與存儲器單元的源極側列的成對的行相關聯。源極線連接到U形NAND串或直NAND串的源極側端。例如，BLK0A包括源極線271 (例如，連接到C0和C1)、源極線272 (例如，連接到C5和C6)以及源極線273 (例如，連接到C9和C10)。類似地，BLK1A包括源極線274、源極線275以及源極線276。源極線驅動器將信號例如電壓波形提供給源極線。例如，SL0A-DR將信號提供給源極線271至源極線273，并且SL1A-DR將信號提供給源極線274至源極線276。
[0060]圖2D描繪了圖2A的3D非易失性存儲器裝置的位線層的俯視圖，示出了位線以及相關聯的驅動器。例如，該圖可以表示圖2E的層BL。位線例如導電線或導電路徑與圖中的在水平線方向上延伸的成組的存儲器單元列相關聯。位線穿過彼此橫向相鄰的多個塊而延伸。位線連接到U形NAND串或直NAND串的漏極側端，例如連接到NAND串的本體或垂直溝道。例如，分別由位線驅動器BL0-DR至BL14-DR來驅動位線281至位線295。位線驅動器將信號例如電壓波形提供給NAND串的端部。可以獨立地驅動每個位線。
[0061]圖2E描繪了圖2A的3D非易失性存儲器裝置的塊的沿著圖2A的NAND串的SetAO的線200的剖面圖。以多層堆疊描繪存儲器單元的列C0至C11。堆疊277包括襯底101、襯底上的絕緣膜109、絕緣膜上的為導電層的背柵極層BG。在背柵極的在U形NAND串的存儲器單元的成對的列下面的各個部分中設置溝槽。在溝槽中還設置有以列設置從而形成存儲器單元的材料的層，用半導體材料來填充溝槽中剩余的空間以提供對列進行連接的連接部分263至連接部分268。因此，背柵極連接每個U形NAND串的兩個列。例如，NSA0包括列C0和列C1以及連接部分263。NSA0具有漏極端278和源極端302。NSA1包括列C2和列C3以及連接部分264。NSA1具有漏極端306和源極端304。NSA2包括列C4和列C5以及連接部分265。NSA3包括列C6和列C7以及連接部分266。NSA4包括列C8和列C9以及連接部分267。NSA5包括列C10和列C11以及連接部分268。
[0062]源極線SLA0分別連接到存儲器串的SetAO中的兩個相鄰的存儲器串NSA0和NSA1的源極端302和源極端304。源極線SLA0還連接到在x方向上在NSA0和NSA1后面的其他組的存儲器串。回想到，堆疊277中的另外的U形NAND串沿著例如x軸在剖面中描繪的U形NAND串后面延伸。U形NAND串NSA0至U形NAND串NSA5各自在不同的子塊中，但是在NAND串的公共組(SetAO)中。
[0063]還描繪了圖2A中的狹槽部分208作為示例。在剖面中，看到多個狹槽部分，其中每個狹槽部分在U形NAND串的漏極側列和源極側列之間。還描繪了源極線271至源極線273的一部分。還描繪了位線BLAO的一部分。
[0064]如下進一步討論的那樣，短虛線描繪了存儲器單元和選擇柵極。
[0065]圖2F更詳細地示出了堆疊的區域269。
[0066]圖2F描繪了圖2E的列CO的區域269的特寫圖，示出了漏極側選擇柵極S⑶O和存儲器單元MC6，0。還參見其中也使用這種標記的圖3。該區域示出了介電層D6至介電層D8以及導電層WL6和導電層SG的一部分。每個列包括沿著列的側壁沉積的一定數量的層。這些層可以包括例如使用原子層沉積而沉積的氧化物-氮化物-氧化物和多晶硅層。例如，塊氧化物可以沉積為層296，作為電荷捕獲層的氮化物例如SiN可以沉積為層297，隧道氧化物可以沉積為層298，多晶硅體或溝道可以沉積為層299，以及核心填料電介質可以沉積為區域300。貫穿這些列而類似地形成另外的存儲器單元。
[0067]當存儲器單元被編程時，電子存儲在電荷捕獲層的與存儲器單元相關聯的一部分中。例如，通過符號來表示針對MC6，O的電荷捕獲層297中的電子。這些電子被從多晶硅體通過隧道氧化物而吸入到電荷捕獲層中。存儲器單元的閾值電壓與存儲電荷的量成比例地增大。在弱擦除型讀取干擾期間，如前文討論的那樣，穿過隧道氧化物的電場會使得洞從存儲器單元的本體注入到電荷捕獲層，導致Vth減低。圖2G描繪了圖2F的列CO的剖視圖。在一種可能的方法中，除了是圓柱形的核心填料之外，每個層是環形的。
[0068]可以環繞列CO的區域270設置了 S⑶O的控制柵極。可以環繞列CO的區域CO設置了存儲器單元MC6，O的控制柵極。
[0069]圖3描繪了存儲器單元在NAND串的示例組例如圖2E中的SetAO中的布置。描繪了 NAND串NSAO至NAND串NSA5及其存儲器單元的列。為了方便起見，使用了下述標記，其中SGD表示NAND串的漏極側選擇柵極，例如U形NAND串的漏極側列的頂部處的選擇柵極。從O開始并且從左向右穿過圖例如從S⑶O至S⑶5來對每個S⑶進行編號。SGS表示NAND串的源極側選擇柵極，例如，U形NAND串的源極側列的頂部處的選擇柵極。從O開始并且從左向右穿過圖例如從SGSO至SGS5來對每個SGS進行編號。
[0070]以(z，y)格式對每個存儲器單元進行編號，其中，z表示存儲器單元的字線層或層級，并且y表示存儲器單元在該字線層或層級中的位置。例如，從左向右穿過圖，將連接到WLO、WLl、WL2、WL3、WL4、WL5 及 WL6 的存儲器單元分別編號為 MC0，O 至 MC0，11、MCl, O 至MCl, 11、]\?:2，0至]\?:2，11、MC3，0 至 MC3, 11、MC4, O 至 MC4, 1UMC5, O 至 MC5，11 以及 MC6, O至MC6，11。11^0、11^1、11^2、11^3、11^4、11^5及孔6表示堆疊中的處于給定層級或高度處的字線層部分。標記LO至L6分別表示WLO至WL6的層級。
[0071]此外，存儲器單元的粗虛線邊界指示在讀取操作中被選中的選中的存儲器單元。存儲器單元的較細的虛線邊界指示在讀取操作中沒有被選中的未選中的存儲器單元。
[0072]回想到，如在圖2A中闡述的那樣，每個字線層可以具有兩個交指型字線層部分。在一種方法中，僅選擇字線層部分中的一個字線層部分的存儲器單元來進行讀取。在另一種方法中，如這里所示出的那樣，選擇子塊中的兩個字線層部分的存儲器單元來進行讀取。例如，選擇處于選中的層級中并且在選中的子塊中的存儲器單元來進行讀取。在本示例中，MC3, 0306和MC3，1308處于包括NSAO以及在χ方向上在NSAO后面的NAND串的選中的子塊201中，并且在讀取操作中選擇MC3，0306和MC3，1308來進行讀取。L3是塊的選中的層級。在當前的讀取操作中不選擇處于選中的層級中但是在子塊202至子塊206 (分別與NSA1至NSA5相關聯)這五個未選中的子塊中的其他存儲器單元(即，MC3, 2至MC3，11)來進行讀取。如果需要，可以在隨后的讀取操作中選擇這些其他存儲器單元。此外，處于未選中的層級(即，WL0/L0至WL2/L2和WL4/L4至WL6/L6)中的存儲器單元是在讀取操作中沒有被選中來讀取的未選中的存儲器單元。L0至L2和L4至L6是塊的未選中的層級。
[0073]通常，讀取操作可以涉及選中的層級(表示字線層或更多地表示字線層部分)和選中的子塊中的存儲器單元中的全部存儲器單元或少于全部的存儲器單元。在標稱情況下，選擇處于選中的層級中并且在選中的子塊中的所有存儲器單元來進行讀取。
[0074]在本示例中，在NSA0是選中的子塊201的一部分(圖1C)的情況下，塊的多層級存儲器單元中的存儲器單元布置在至少一個選中的存儲器單元串(NSA0)和至少一個未選中的存儲器單元串(NSA1至NSA5)中。至少一個選中的存儲器單元串包括至少一個選中的存儲器單元(MC3，0和MC3，1)。至少一個選中的存儲器單元串包括具有相關聯的第一選擇柵極(SGD0310)的漏極端278 (圖2E)和具有相關聯的第二選擇柵極(SGS0312)的源極端302(圖2E)并且包括處于多個層級(L0至L6)中的每個層級中的存儲器單元(MC0，0至MC6，0)。至少一個未選中的存儲器單元串(NSA1):不包括選中的存儲器單元中的任何存儲器單元；并且包括具有相關聯的第三選擇柵極(SGD1316)的漏極端306和具有相關聯的第四選擇柵極(SGS1314)的源極端304;并且包括處于多個層級(L0至L6)中的每個層級中的存儲器單元(MC0, 1至MC6, 1)。
[0075]至少一個選中的存儲器單元串(NSA0)處于3D堆疊式非易失性存儲器裝置的塊BLK0A(圖1C)的選中的子塊201中。選中的子塊包括多個選中的存儲器單元串NSA0和170至173(圖1C)。至少一個未選中的存儲器單元串(NSA1至NSA5)處于塊的未選中的子塊(202至206)中。未選中的子塊包括多個未選中的存儲器單元串(NSA1至NSA5和在NSA1至NSA5后面的NAND串)。
[0076]圖4描繪了擦除狀態和較高數據狀態的閾值電壓分布。如所述的那樣，可以對存儲器單元進行編程，使得存儲器單元的閾值電壓在表示數據狀態的相應范圍內。最初，進行使得存儲器單元中的全部存儲器單元處于擦除狀態(E)的擦除操作。隨后，可以將存儲器單元中的一些存儲器單元編程為如表示A數據狀態、B數據狀態或C數據狀態的較高的閾值電壓。
[0077]X軸指示閾值電壓，并且y軸指示一定數量的存儲元件。在本示例中，存在有四個數據狀態(通過閾值電壓分布來表示每個數據狀態):初始擦除狀態400、經軟編程的擦除狀態(E) 402、A狀態404、B狀態406以及C狀態408。也可以使用具有另外的數據狀態例如具有八個或十六個數據狀態的存儲器裝置。當存儲元件經過擦除狀態402而通常被過度擦除時，在擦除操作之后實現分布400。在一種方法中，在擦除操作中，將一個或更多個擦除脈沖在NAND串的源極端和/或漏極端處施加給NAND串，直到被擦除的存儲元件的閾值電壓轉變得低于可以是0V或接近0V的擦除驗證電平Vv-erase為止。
[0078]當完成了針對塊的擦除操作時，進行軟編程操作，其中例如經由字線將一個或更多個正電壓脈沖施加給存儲元件的控制柵極以將接近于并且低于軟編程(SPGM)驗證電平Vv-spgm的分布400中的存儲元件中的一些存儲元件或全部存儲元件的閾值電壓增大到擦除狀態402。例如，可以將存儲元件中的某小部分存儲元件軟編程為具有高于軟編程在其處結束的Vv-spgm的Vth,使其他存儲元件中的大部分存儲元件具有接近于但是低于Vv-spgm的Vth。Vv-spgm通常高于或等于Vv-erase。軟編程操作有利地導致窄的擦除狀態分布402。當完成軟編程操作時，可能發生編程為更高數據狀態，例如，分別使用驗證電平VvA、驗證電平VvB及驗證電平VvC的狀態A、狀態B及狀態C。隨后的讀取操作可以使用電平VcgrA、電平VcgrB及電平VcgrC作為控制柵極讀取電壓。在一種可能的方法中，進行使用VreadA的讀取操作來將E狀態單元與A狀態單元、B狀態單元及C狀態單元相區分，隨后進行使用VcgrB的讀取操作來將A狀態單元與B狀態單元及C狀態單元相區分，隨后進行使用VcgrC的讀取操作來將B狀態單元與C狀態單元相區分。可以認為整個讀取操作包括使用VcgrA、VcgrB及VcgrC中的每個的讀取操作。
[0079]圖5A描繪了針對存儲器單元的塊的讀取操作。讀取操作在步驟500處開始。步驟502識別要被讀取的存儲器單元的選中的子塊。步驟504識別選中的子塊中的選中的存儲器單元。例如，可以讀取子塊中的全部存儲器單元。選中的子塊中的要被讀取的存儲器單元是選中的存儲器單元，并且選中的存儲器單元位于其中的相關聯的NAND串是選中的NAND串。在選中的子塊中的不被讀取的存儲器單元是未選中的存儲器單元，即使這些未選中的存儲器單元可以是選中的NAND串的一部分。當前沒有被選中來讀取的子塊是未選中的子塊，并且當前沒有被選中來讀取的子塊的存儲器單元是未選中的NAND串中的未選中的存儲器單元。在一種方法中，選中的存儲器單元存儲一單位量的數據例如一頁數據。
[0080]可以通過控制電路來進行識別步驟。例如，可以通過存儲器裝置的控制電路以獨立于外部主機控制器的方式或者響應于來自外部主機控制器的命令來啟動讀取操作。
[0081]步驟506開始讀取操作的溝道升壓部分。步驟508設定初始電壓。參見圖5B至圖7E以了解進一步的細節。接下來可以進行兩種一般方法中的一種方法。在一種方法中，步驟510基于與Vcg_unsel的耦合來設定未選中的NAND串中的溝道升壓電平，Vcg_unsel是未選中的存儲器單元的控制柵極電壓，可以經由字線層或部分將Vcg_unSel施加給控制柵極。此外，如結合圖5B至圖5E進一步討論的那樣,通過尖峰化Vsgd和/或Vsgs來減小耦合的最大效果。在另一種方法中，步驟512將未選中的NAND串中的溝道升壓電平設定為VblO。VblO是施加給被連接到未選中的NAND串的位線(其可以是塊中的全部位線)上的升高的非零電壓(例如，2V至3V)。參見圖5F以了解進一步的細節。可選地，還進行步驟514以進一步基于與Vcg_unsel的耦合來增大未選中的NAND串中的溝道升壓電平。參見圖5G以了解進一步的細節。
[0082]步驟516開始讀取操作的感測部分。這包括在步驟518處將Vcg_sel設定為Vcgr (例如,諸如VcgrA、VcgrB或VcgrC)。Vcg_sel是選中的存儲器單元的控制柵極電壓，可以經由字線層或部分將Vcg_Sel施加給控制柵極。步驟520在感測時間時感測選中的存儲器單元的Vth是否高于Vcgr。參見圖6E和圖7E以了解進一步的細節。步驟522結束讀取操作。可以針對另外的Vcgr電平來重復讀取操作。通常，當將存儲器單元編程為N個數據狀態時，使用利用了 Vcgr電平的N-1個讀取操作。當感測電路確定出相關聯的NAND串不導電時，選中的存儲器單元的Vth處于Vcgr或高于Vcgr。類似地，當感測電路確定出相關聯的NAND串導電時，選中的存儲器單元的Vth低于Vcgr。
[0083]圖5B描繪了圖5A的讀取操作的實施方式。該方法包括:S⑶和SGS尖峰+使選中的存儲器單元導電+Vcg_unsel的一步增大。結合圖6A1、圖6B、圖6C、圖6D1、圖6E及圖6F進一步描述該方法。在該實施方式中，將尖峰形的電壓施加給SGD選擇柵極和SGS選擇柵極二者。尖峰形電壓波形可以是朝著所命令的電平增大并且突然減小的電壓波形。在一種方法中，在電壓波形達到所命令的電平之前，電壓波形減小。在一種方法中，在電壓波形達到所命令的電平之后，電壓波形減小。尖峰形電壓波形的特征在于其峰值幅度及其持續時間，例如總持續時間或高于指定幅度的持續時間。
[0084]Vsgd_unsel是被施加給未選中的NAND串的S⑶選擇柵極的電壓。Vsgs_unsel是被施加給未選中的NAND串的SGS選擇柵極的電壓。圖6A1中的波形600表示Vsgd_unsel和Vsgs_unsel。這些電壓:在tl處開始從0V轉變或尖峰上升，在t2處超過電平VI，在t3處達到峰值V2，在t4處下降成低于VI，并隨后回到0V。
[0085]具體地，從tl至t3,控制電路請求Vsgd_unsel和Vsgs_unsel處于指定電平。由于有限的響應時間和RC延遲，Vsgd_unsel和Vsgs_unsel的實際電平將在從tl至t3的時間段期間向上轉變。在一種方法中，時間段tl至t3不足以使Vsgd_unsel和Vsgs_unsel達到所要求的電平。而是，t3處的Vsgd_unsel和Vsgs_unsel峰值處于被稱為V2的某一電平。從t2至t4, Vsgd_unsel和Vsgs_unsel是足夠高的，例如，高于VI,使得S⑶選擇柵極和SGS選擇柵極轉變為導電狀態。VI基于包括SGD選擇柵極和SGS選擇柵極的Vth的因素。在t2之前和t4之后，S⑶選擇柵極和SGS選擇柵極處于不導電狀態。在t3處，控制電路請求將Vsgd_unsel和Vsgs_unsel設定為例如0V,響應于此,Vsgd_unsel和Vsgs_unsel朝著0V衰減。
[0086]在圖6Β 中，波形 602 表不 Vsgd_sel 和 Vsgs_sel, Vsgd_sel 和 Vsgs_sel:從 t0 處的0V轉變為tl處的被稱為V3(>V2)的電平，在讀取操作的持續時間期間保持在穩定狀態電平V3，并且在tlO處變換回到0V。在tl之后不久，Vsgd_sel和Vsgs_sel將進入導電狀態。
[0087]在圖6C中，波形604表不也被稱為通過電壓Vpass的Vcg_unsel, Vcg_unsel:從tl處的0V持續增大而轉變為t5處的穩定狀態電平Vread_pass，從t5至tlO期間保持在Vread_pass,并在tlO處轉變回0V。Vcg_unsel是被施加給未選中的存儲器單元的控制柵極的電壓。Vcg_sel是被施加給選中的存儲器單元的控制柵極的電壓。Vread_pass足夠高以將全部未選中的存儲器單元設置為處于導電狀態。
[0088]在圖6D1中，波形表示針對Vcg_sel的選項。在讀取操作的升壓階段，Vcg_sel從0V轉變為Vread_pass并且返回到0V，并且然后在讀取操作的感測階段，VCg_sel從0V轉變為Vcgr并且返回到0V。例如，波形606描繪了 Vcg_sel,該Vcg_sel:從tl處的0V向上轉變，在t5處達到Vread_paSS，并且在t5之后轉變回0V。使VCg_sel升高成高于選中的存儲器單元的Vth使得選中的存儲器單元處于導電狀態。在t6處,Vcg_sel從0V向Vcgr讀取電平中的一個Vcgr讀取電平例如VcgrA612、VcgrB610或VcgrC600轉變，并且Vcg_sel保持在該電平直到tlO為止。
[0089]在圖6E中，波形622和波形624表示Vbl。Vbl:在tl處從0V向VblO (適于感測的升高的非零電平)轉變，并且在從t8至tlO的感測期間保持在VblO或衰減，并且在tlO處轉變回向0V。在一種方法中，當Vsgd_sel和Vsg_sel導電時，將選中的NAND串的溝道中的電壓Vchannel_sel設定為Vbl。
[0090]t9是下述感測時間(Tsense)，在該感測時間處與每個選擇NAND串相關聯的感測電路確定NAND串的導電狀態。由于VCg_unsel使NAND串中未選中的存儲器單元處于導電狀態，所以通過感測確定的NAND串的導電狀態指示選中的存儲器單元的導電狀態。在Vcgr施加給選中的存儲器單元的情況下，NAND串的導電狀態指示選中的存儲器單元的Vth是否超過Vcgr (串導電一> 存儲器單元的Vth超過Vcgr)。在一種方法中，如通過波形624表示的那樣，在串導電的情況下，Vbl在t9處衰減成低于電平Vsense，并且通過感測電路來感測該衰減。波形622表示其中串不導電的情況,在該情況中Vbl不衰減成低于Vsense。
[0091 ] 在圖6A1中，從tl至t2，未選中的NAND串的S⑶選擇柵極和SGS選擇柵極處于不導電狀態，如上所述，從而隔離溝道。結果是，當Vcg_unSel (波形604)斜線上升時，未選中的NAND串的溝道電壓Vchannel_unsel (波形628)由于電容耦合而增大。從t2至t4，未選中的NAND串的SGD選擇柵極和SGS選擇柵極處于導電狀態。結果是，溝道的漏極端將與處于例如OV與VblO之間的電平的位線連通，溝道的源極端將與處于例如OV的源極線連通。Vchannel提供溝道的典型總體電壓。難以預測溝道的總體電壓的準確電平，但是可以通過在相對端的驅動電壓來管理溝道的總體電壓。舉例而言，在圖6F中，由于Vcg_unSel從tl至t2期間的相對高的速率，所以Vchannel628從tl至t2期間以相對高的速率增大。因為由于SGD選擇柵極和SGS選擇柵極變為導電而溝道不再是隔離的，所以Vchannel的增大從t2至t4期間被中斷。
[0092]在t4之后，由于S⑶選擇柵極和SGS選擇柵極變為導電的，所以溝道被再次隔離。Vchannel從t4至t5期間再次增大,但是由于Vcg_unsel從t4至t5期間的相對低的速率，所以Vchannel以相對低的速率增大。通過在Vcg_unsel增大期間使未選中的NAND串的S⑶選擇柵極和SGS選擇柵暫時且短暫地導電，暫時地中斷了與Vcg_Sel的電容耦合。在t4之后,S⑶選擇柵極和SGS選擇柵極處于不導電狀態。隨著Vcg_unsel (波形604)從t4至t5期間繼續斜線上升,Vchannel (波形628)由于與Vcg_unsel的電容I禹合而增大,達到被稱為VchO的電平。當Vcg_unsel從t5至tlO期間穩定在Vread_pass時，由于不存在有與穩定電壓的電容I禹合，所以Vchannel (波形628)不增大。
[0093]圖6F中的波形626表示針對Vchannel的比較情況，其中，不使用S⑶選擇柵極或SGS選擇柵極的尖峰，使得實現溝道升壓的(在被稱為Vchl的電平處)最大量。通過將溝道升壓減小到被稱為VchO(VblO〈VchO〈Vchl)的最佳電平，可以最佳地抑制正常型讀取干擾和弱擦除型讀取干擾二者。盡管VchO不是直接可控的，但是該方法使Vchannel達到不同于VblO的電平。
[0094]關于Vcg_sel,由于Vread_pass或類似的電平超過了最高狀態存儲器單元的Vth,所以與選中的子塊中的選中的存儲器單元一樣連接到同一字線或字線部分的(例如，處于同一層級中的)(未選中的子塊中的)未選中的存儲器單元將轉變為導電狀態。結果是，因此，在與選中的存儲器單元一樣連接到同一字線或字線部分的未選中的存儲器單元處不切斷未選中的NAND串的溝道，并且，例如，S⑶選擇柵極的暫時導電狀態可以實現使得溝道能夠與位線連通的期望目標。類似地，在(與選中的存儲器單元一樣連接到同一字線或字線部分的并且與選中的NAND串中的未選中的存儲器單元一樣連接到同一字線或字線部分的)其他未選中的存儲器單元處不切斷未選中的NAND串的溝道。
[0095]圖5C描繪了圖5A的讀取操作的另一實施方式。該方法包括:S⑶尖峰+使選中的存儲器單元導電+Vcg_unsel的一步增大。結合圖6A2、圖6B、圖6C、圖6D1、圖6E及圖6F
進一步描述該方法。
[0096]在該實施方式中，將尖峰化的電壓施加給SGD選擇柵極而不施加給SGS選擇柵極。如結合波形600 (參見圖6A2)所討論的那樣，Vsgd_unsel從0V轉變為VI并且轉變回0V。如通過圖6A2中的波形605描繪的那樣，Vsgs_unsel保持在0V。如結合圖6B中的波形602所討論的那樣，Vsgd_sel和Vsgs_sel:從0V轉變為V2，在讀取操作的持續時間期間保持在V2,并且在tlO處轉變回向0V。
[0097]如結合圖6C中的波形604所討論的那樣,Vcg_unsel從0V轉變為Vread_pass并且轉變回0V。如結合圖6D1所討論的那樣，Vcg_sel從0V轉變為Vread_pass并且轉變回0V,并且然后，Vcg_sel轉變為Vcgr并且轉變回0V。
[0098]如結合圖6E所討論的那樣，Vbl從0V轉變為VblO并且轉變回0V。
[0099]當尖峰化SOT選擇柵極而不尖峰化SGS選擇柵極時,預計到的是，Vchannel將大略地類似于圖6F的波形628。在這種情況下，NAND串的源極端是浮置的并且漏極端與位線連通，使得Vchannel將傾向于從t2至t4期間朝著Vbl轉變。
[0100]圖5D描繪了圖5A的讀取操作的另一實施方式。該方法包括:SGS尖峰+使選中的存儲器單元導電+Vcg_unsel的一步增大。結合圖6A3、圖6B、圖6C、圖6D1、圖6E及圖6F進一步描述該方法。在該實施方式中，將尖峰化的電壓施加給SGS選擇柵極而不施加給SGD選擇柵極。如結合圖6A3中的波形600所討論的那樣，Vsgs_unsel從0V轉變為VI并且轉變回0V。如通過圖6A3中的波形605描繪的那樣，VsgcLunsel保持在0V。如結合圖6B中的波形602所討論的那樣，Vsgd_sel和Vsgs_sel:從0V轉變為V2，在讀取操作的持續時間期間保持在V2，并且在tlO處轉變回向0V。
[0101]如結合圖6C中的波形604所討論的那樣,Vcg_unsel從0V轉變為Vread_pass并且轉變回0V。如結合圖6D1所討論的那樣，Vcg_sel從0V轉變為Vread_pass并且轉變回0V,并且然后，Vcg_sel轉變為Vcgr并且轉變回0V。
[0102]如結合圖6E所討論的那樣，Vbl從0V轉變為VblO并且轉變回0V。
[0103]當尖峰化SGS選擇柵極而不尖峰化SGD選擇柵極時,預計到的是,Vchannel將大略地類似于圖6F的波形628，盡管Vchannel可能從t2至t4期間輕微跌落。在這種情況下，NAND串的漏極端是浮置的并且源極端與源極線連通，使得Vchannel將傾向于從t2至t4期間朝著Vsl = 0V轉變。
[0104]圖5Ε描繪了圖5Α的讀取操作的另一實施方式。該方法包括:S⑶尖峰和SGS尖峰+使選中的存儲器單元不導電+Vcg_unsel的一步增大。結合圖6A1、圖6B、圖6C、圖6D2、圖6E及圖6F進一步描述該方法。
[0105]如結合圖6A1中的波形600所討論的那樣,Vsgd_unsel和Vsgs_unsel從0V轉變為VI并且轉變回0V。如結合圖6B中的波形602所討論的那樣,Vsgd_sel和Vsgs_sel:從0V轉變為V2，在讀取操作的持續時間期間保持在V2，并且在tlO處轉變回向0V。
[0106]如結合圖6C中的波形604所討論的那樣,Vcg_unsel從0V轉變為Vread_pass并且轉變回0V。如通過圖6D2中的波形611所描繪的那樣，Vcg_sel從t0至t8期間保持在0V，而不是如通過圖6D1中的波形606所描繪的那樣轉變為更高。在Vcg_sel為0V的情況下，由于選中的存儲器單元中的大部分存儲器單元或全部存儲器單元的閾值電壓將超過Vcg_sel，所以這些存儲器單元將處于不導電狀態。具有Vth〈OV的E狀態存儲器單元中的一些E狀態存儲器單元可以在Vcg_Sel為OV的情況下導電。
[0107]如通過圖6D2中的波形608、波形610及波形612所描繪的那樣，Vcg_sel從OV轉變為Vcgr并且轉變回OV。
[0108]如結合圖6E所討論的那樣，Vbl從OV轉變為VblO并且轉變回0V。
[0109]由于Vcg_Sel (例如，0V，波形611)不超過大部分存儲器單元的Vth，所以與選中的存儲器單元一樣連接到同一字線或字線部分的(例如，處于同一層級中的)未選中的存儲器單元將處于不導電狀態，在這些未選中的存儲器單元處切斷未選中的NAND串的溝道。可以將每個溝道劃分成下述兩部分，即與漏極端連通的漏極側部分以及與源極端連通的源極側部分。當使SGD選擇柵極和SGS選擇柵極從t2至t4期間導電時，溝道的漏極側部分將與位線連通，朝向Vbl來驅動電壓，并且溝道的源極側部分將與源極線連通，朝向Vsl來驅動電壓，例如，使溝道的源極側部分放電。
[0110]圖5F描繪了圖5A的讀取操作的另一實施方式。該方法包括:提高并且穩定(而不是尖峰化)S⑶+使選中的存儲器單元導電+VCg_unsel的一步增大。結合圖7A、圖7B、圖7C1、圖7D、圖7E及圖7F1進一步描述該方法。如通過圖7A中的波形700所描繪的那樣，該方法使Vsgd_unsel達到并穩定在V3,而不是其中Vsgd_unsel可能不能達到穩定狀態電平的對Vsgd_unsel進行尖峰化。特別地，Vsgd_unsel:在tl時開始從OV上升,在t2時超過Vth，達到V3，保持在V3直到t4為止，并且在t4之后返回到0V。如通過圖7A中的波形702所描繪的那樣，Vsgs_unsel從t0至tlO期間保持在0V。
[0111]在圖7B中，波形704指示出Vsgd_sel和Vsgs_sel:在tl時從OV向V2轉變，在讀取操作的持續時間期間保持在V2直到tlO為止，并且在tlO之后轉變回0V。
[0112]在圖7C1中，波形706指示出Vcg_unsel:從tl時的OV轉變為t3時的Vread_pass,從t3至tlO期間保持在Vread_pass,并且在tlO之后返回到0V。
[0113]在圖7D中，波形708指示出Vcg_sel:從11時的OV轉變為tl時的Vread_pass，保持在Vread_pass直到t4為止，并且在t4之后返回到0V。然后，Vcg_sel:從t6時的OV轉變為Vcgr電平710、Vcgr電平712及Vcgr電平714中之一，從t7至tlO期間保持在Vcgr電平，并且在tlO之后返回到0V。Tsense為t9時。
[0114]在圖7E中，波形716和波形718指示出Vbl從tl時的OV轉變為VblO并且保持在VblO直到t8為止。波形716表示其中選中的NAND串不導電的情況，并且波形718表示其中選中的NAND串導電的情況。由于將Vchannel (圖7F1)設定為可控的參數VblO，所以該方法提供了 Vchannel的電平的確定性。在一種方法中，當Vsgd_sel和Vsg_sel導電時，選中的NAND串的溝道中的電壓Vchannel_sel設定為VblO。
[0115]在圖7F1中，波形720表示Vchannel。由于Vcg_unsel從tl至t2期間相對高速率的增大，所以Vchannel從tl至t2期間以相對高的速率增大。Vchannel的增大在t2時中斷，在t2之后Vchannel穩定在VblO，這是因為從t2至t5期間位線經由導電的S⑶選擇柵極與溝道連通。在t5之后，S⑶選擇柵極轉變回非導電狀態，使得Vchannel不被設定為VblO,但是Vchannel可以保持在約VblO。
[0116]圖5G描繪了圖5A的讀取操作的另一實施方式。該方法包括:提高并且穩定(而不是尖峰化)SGD+使選中的存儲器單元導電+VCg_unsel的兩步增大。結合圖7A、圖7B、圖7C2、圖7D、圖7E及圖7F2進一步描述該方法。
[0117]如結合圖7A中的波形700所討論的那樣，Vsgd_unsel:從0V轉變為V3，保持在V3,并且在t4之后返回到0V。如結合圖7A中的波形702所討論的那樣，Vsgs_unsel從t0至110期間保持在0V。
[0118]如結合圖7B中的波形704所討論的那樣,Vsgd_sel和Vsgs_sel:在tl處從0V向V3轉變，在讀取操作的持續時間期間保持在V3，并且在tlO處轉變回向0V。
[0119]如通過圖7C2中的波形706所描繪的那樣，Vcg_unsel在tl處開始從0V向Vread_passl轉變，在第一步驟中，Vcg_unsel保持在Vread_passl直到t5.1為止，Vcg_unsel在t5.1 處開始從 Vread_passl 向 Vread_pass2 (>Vread_passl)轉變，在第二步驟中，Vcg_unsel保持在Vread_pass2直到tlO為止,并且在tlO之后返回到0V。因此,Vcg_unsel在兩步中轉變得更高。該構思也可以擴展到另外的步驟。
[0120]如結合圖7D所討論的那樣，Vcg_sel從0V轉變為Vread_pass并且返回到0V，并且然后VCg_sel轉變為Vcgr并且返回到0V。
[0121]如結合圖7E所討論的那樣，Vbl從0V轉變為VblO并且返回到0V。
[0122]在圖7F2中，由于Vcg_unsel (波形706)從tl至t2期間相對高速率的增大，所以Vchannel (波形722)從tl至t2期間以相對高的速率增大。Vchannel的增大在t2處中斷。由于VblO處的位線經由導電SOT選擇柵極與溝道連通，所以Vchannel從約t2至t5期間穩定在VblO。從t5至t5.1, SOT選擇柵極再次變成不導電,使得Vchannel可以保持在約VblO但是不能被驅動到該電平。由于Vcg_unsel (波形706)從t5.1至t5.2期間的增大，所以Vchannel從t5.1至t5.2期間再次增大。Vchannel從t5.2至tlO期間由于Vcg_unsel是穩定的而穩定在被稱為Vch2的電平。從tl至t2和從t5.1至t5.2, Vchannel由于與Vcg_unsel的電容稱合而增大。例如，盡管Vch2不是直接可控的，但是該方法比圖6F的方法更加可控，因為該方法將Vchannel驅動為針對溝道升壓的第一增量的可控電平(例如，VblO)。溝道升壓的第二增量，Vch2-Vbl0，通常小于圖6F中的增量，Vchl-0V。然而，與圖6F的方法相比，存在有時間消耗損失和功率消耗損失。
[0123]注意，通常針對選中的NAND串將Vchannel設定為Vbl。
[0124]圖5B至圖5G的實施方式中的每個實施方式涉及用于在包括多個層級(例如，分別地，圖3和圖9中的L0至L6或L0至L5)的存儲器單元的3D堆疊式非易失性存儲器裝置中進行讀取操作的方法，其中針對處于多個層級中的選中的層級(例如，圖3和圖9的示例中的L3)中的選中的存儲器單元進行讀取操作。該方法包括:針對處于多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unSel)從初始電平(例如，0V)增大到至少第一升高電平(Vread_pass)。未選中的層級可以是(例如，分別地，圖3的L0至L2和L4至L6或圖9中的L0至L2、L4及L5)。多個層級的存儲器單元中的存儲器單元布置在至少一個選中的存儲器單元串(例如，圖3中的NSA0和圖9中的NSB0)和至少一個未選中的存儲器單元串(例如，圖3中的NSA1至NSA5和圖9中的NSB1至NSB5)中。至少一個選中的存儲器單元串包括選中的存儲器單元中的至少一個選中的存儲器單元。至少一個選中的存儲器單元串:包括具有相關聯的第一選擇柵極(S⑶0310，S⑶0900)的漏極端(278，801)和具有相關聯的第二選擇柵極(SGS0312，SGS0906)的源極端(302，803)，并且包括處于多個層級中的每個層級中的存儲器單元(MC0，0至MC6，0 ；MC0, 0至MC5，0)。至少一個未選中的存儲器單元串:不包括選中的存儲器單元中的任何選中的存儲器單元，包括具有相關聯的第三選擇柵極(S⑶1316，S⑶1902)的漏極端(306，802)和具有相關聯的第四選擇柵極(SGS1314，SGS1908)的源極端(304，816)，并且包括處于多個層級中的每個層級中的存儲器單元(MC0, I 至 MC6, I ；MC0, I 至 MC5, I)。
[0125]該方法包括，在增大期間(例如，在貫穿圖6C中的tl至t5或圖7C1中的tl至t3或其中至少一部分)，將第一選擇柵極設置為處于導電狀態(例如，使VsgcLunsel增大得高于VI);當將第一選擇柵極設置為處于導電狀態時，使第三選擇柵極和第四選擇柵極中的至少一個選擇柵極在不導電狀態與導電狀態之間轉變(其可以是例如在圖6A1或圖7A中的t2處的從不導電到導電的轉變，或例如在圖6A1的t4處或圖7A中的t5處的從導電到不導電的轉變)；并且將控制柵極讀取電壓(例如，VcgrA、VcgrB或VcgrC)施加給選中的存儲器單元，并且通過感測至少一個選中的存儲器單元串是否處于導電狀態來感測選中的存儲器單元中的至少一個選中的存儲器單元的閾值電壓是否高于控制柵極讀取電壓。
[0126]圖6A1至圖6D2具有共同的時間軸，但是時間增量不一定是等間隔的，并且圖不一定是按比例的。圖7A至圖7F2具有(不同于圖6A1至圖6F的時間軸)的共同的時間軸。時間增量不一定是等間隔的，并且圖不一定是按比例的。對于圖6A1至圖6F和圖7A至圖7F2的示例，Vsl = 0V。在圖6A1至圖6F中，從tl至t6是讀取操作的升壓部分，以及從t8至til是感測部分。t6至t8是升壓和感測之間的轉變階段。在圖7A、圖7B、圖7C1、圖7D、圖7E及圖7F1中，從tl至t5是讀取操作的升壓部分，以及從t9至tl2是感測部分。在圖7C2和圖7F2中，從tl至t8是讀取操作的升壓部分，以及從t9至tl2是感測部分。
[0127]圖8A描繪了與圖1E和圖1F —致的具有直NAND串的3D非易失性存儲器裝置的字線層的俯視圖，示出了相關聯的驅動器。在該配置中，NAND串只有一列，并且源極側選擇柵極在列的底部而不是如在U形NAND串中的那樣在列的頂部。此外，塊的給定層級具有一個字線層，該一個字線層連接到層的存儲器單元中的每個存儲器單元。例如，BLKOB具有由WLOB-DR驅動的字線層WL0B，并且BLKlB具有由WLBl-DR驅動的字線層WL1B。也可以使用一定數量的狹槽例如示例狹槽802。在制作過程中使用這些絕緣填充的狹槽，從而在通過濕法蝕刻來去除未摻雜的多晶硅層并且沉積電介質以形成交替的介電層時為堆疊提供結構支撐。
[0128]虛線800延伸穿過列CO至C6，圖8F中示出了剖面。每個塊可以包括存儲器單元的列的子塊，例如BLKOB中的子塊804至子塊809以及BLKlB中的子塊810至子塊815。
[0129]圖SB描繪了圖8A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了漏極側選擇柵極線和相關聯的驅動器。例如，其可以表示圖8F的層SGD。單獨的漏極側選擇柵極線例如導電線或導電路徑可以與每個行的存儲器單元的列相關聯。例如，BLKOB包括分別由選擇柵極驅動器S⑶O-DR至選擇柵極驅動器S⑶5-DR驅動的選擇柵極線820至選擇柵極線825。BLKlB包括分別由選擇柵極驅動器S⑶6-DR至選擇柵極驅動器S⑶Il-DR驅動的選擇柵極線826至選擇柵極線831。選擇柵極驅動器將信號例如電壓波形提供給選擇柵極線。
[0130]圖SC描繪了圖8A的3D非易失性存儲器裝置的選擇柵極層的俯視圖，示出了源極側選擇柵極線和相關聯的驅動器。例如，其可以表示圖8F的層SGS。單獨的源極側選擇柵極線例如導電線或導電路徑與存儲器單元的列的每一行相關聯。例如，BLKOB包括分別由選擇柵極驅動器SGSOBO-DR至選擇柵極驅動器SGS05B-DR驅動的選擇柵極線840至選擇柵極線846。BLK1B包括分別由選擇柵極驅動器SGS1B0-DR至選擇柵極驅動器SGS1B5-DR驅動的選擇柵極線846至選擇柵極線851。選擇柵極驅動器將信號例如電壓波形提供給選擇柵極線。
[0131]圖8D描繪了圖8A的3D非易失性存儲器裝置的源極線層的俯視圖，示出了源極線和相關聯的驅動器。例如，其可以表示圖8F的層SL。源極線例如導電線或導電路徑與圖中的在水平線方向上延伸的成組的存儲器單元列相關聯。源極線延伸穿過彼此橫向相鄰的多個塊。源極線連接到NAND串的源極側端，例如，連接到NAND串的本體或垂直溝道。例如，由源極線驅動器SL-DR來驅動源極線861至源極線875。源極線驅動器將信號例如電壓波形提供給NAND串的源極側端。
[0132]圖8E描繪了圖8A的3D非易失性存儲器裝置的位線層的俯視圖，示出了用于BLK0B和BLK1B的位線和相關聯的驅動器。例如，其可以表示圖8F的層BL。位線例如導電線或導電路徑與圖中的在水平線方向上延伸的成組的存儲器單元列相關聯。位線延伸穿過彼此橫向相鄰的多個塊。位線連接到NAND串的漏極側端，例如，連接到NAND串的本體或垂直溝道。例如，分別由位線驅動器BL0-DR至位線驅動器BL14-DR來驅動位線881至位線895。位線驅動器將信號例如電壓波形提供給NAND串的漏極側端。
[0133]圖8F描繪了圖8A的3D非易失性存儲器裝置的塊的沿著圖8A的NAND串的SetBO的線800的剖面圖。以多層堆疊描繪了分別與NAND串NSB0至NAND串NSB5對應的存儲器單元的列。堆疊877包括襯底101、襯底上的絕緣膜109以及源極線863的一部分。回想至IJ，子塊中的另外的直NAND串例如沿著X軸在剖面中描繪的NAND串的前面或后面延伸。NAND串NSB0至NAND串NSB5各自在不同的子塊中，但是在共同的一組NAND串(SetBO)中。NSB0具有源極端803和漏極端801。還結合其他狹槽描繪了圖8A中的狹槽802。還描繪了位線BLB0的一部分。如下文進一步討論的那樣，虛線描繪了存儲器單元和選擇柵極。WL0至WL6表示分別處于層級L0至層級L6的字線層或字線層部分。
[0134]圖9描繪了存儲器單元在NAND串的示例組例如圖8F中的SetBO中的布置。描繪了 NAND串NSB0至NAND串NSB5。提供了如上所使用的類似的標記。在示例讀取處理中，被選中來讀取的存儲器單元是MC3，0。因此，L3是塊的選中的層級。MC3，0處于包括NSB0和在NSB0后面的NAND串的選中的子塊804 (圖1F)中。L3的其他存儲器單元(即，MC3，1至MCS3, 5)在包括NSB1至NSB5和在NSB1至NSB5后面的NAND串180至NAND串183的五個未選中的子塊中。同樣，其他層級(L0至L2、L4及L5)的其他存儲器單元沒有被選中。
[0135]在本示例中，在NSB0是選中的子塊804 (圖1F)的一部分的情況下，塊的多層級存儲器單元中的存儲器單元布置在至少一個選中的存儲器單元串(NSB0)和至少一個未選中的存儲器單元串(NSB1至NSB5)中。至少一個選中的存儲器單元串包括至少一個選中的存儲器單元(MC3，0904)。至少一個選中的存儲器單元串:包括具有相關聯的第一選擇柵極(SGD0900)的漏極端801(圖8F)和具有相關聯的第二選擇柵極(SGS0906)的源極端803 (圖8F)，并且包括處于多個層級(L0至L5)中的每個層級中的存儲器單元(MC0，0至MC5，0)。至少一個未選中的存儲器單元串(NSA1):不包括選中的存儲器單元中的任何選中的存儲器單元，并且包括具有相關聯的第三選擇柵極(SGD1902)的漏極端802和具有相關聯的第四選擇柵極(SGS1908)的源極端816，并且包括處于多個層級(L0至L5)中的每個層級中的存儲器單元(MCO, I至MC5, I)。
[0136]至少一個選中的存儲器單元串(NSBO)處于3D堆疊式非易失性存儲器裝置的塊BLKOB (圖1F)的選中的子塊804中。選中的子塊包括多個選中的存儲器單元串NSBO和180至183(圖1F)。至少一個未選中的存儲器單元串(NSB1至NSB5)處于塊的未選中的子塊(805至809)中。未選中的子塊包括多個未選中的存儲器單元串(NSB1至NSB5和在NSBl至NSB5后面的NAND串)。
[0137]因此，可以看出，在一個實施方式中，提供了一種用于在包括多個層級的存儲器單元的3D堆疊式非易失性存儲器裝置中進行讀取操作的方法，其中針對處于多個層級中的選中的層級中的選中的存儲器單元進行讀取操作。該方法包括:(a)針對處于多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unsel)從初始電平(例如，0V)增大到至少第一升高電平(VreacLpass)，多個層級的存儲器單元中的存儲器單元布置在至少一個選中的存儲器單元串和至少一個未選中的存儲器單元串中，至少一個選中的存儲器單元串包括選中的存儲器單元中的至少一個選中的存儲器單元、包括具有相關聯的第一選擇柵極(SGD)的漏極端和具有相關聯的第二選擇柵極(SGS)的源極端并且包括處于多個層級中的每個層級中的存儲器單元，并且，至少一個未選中的存儲器單元串不包括選中的存儲器單元中的任何選中的存儲器單元、包括具有相關聯的第三選擇柵極(SGD)的漏極端和具有相關聯的第四選擇柵極(SGS)的源極端并且包括處于多個層級中的每個層級中的存儲器單元；(b)在增大期間，將第一選擇柵極設置為處于導電狀態；(C)當將第一選擇柵極設置為處于導電狀態時，使第三選擇柵極與第四選擇柵極中的至少一個選擇柵極在不導電狀態與導電狀態之間轉變；以及(d)將控制柵極讀取電壓施加給選中的存儲器單元，并且通過感測至少一個選中的存儲器單元串是否處于導電狀態來感測選中的存儲器單元中的至少一個選中的存儲器單元的閾值電壓是否高于控制柵極讀取電壓。
[0138]在另一實施方式中，一種3D堆疊式非易失性存儲器裝置包括形成在襯底上的多個層級的存儲器單元，多個層級的存儲器單元中的存儲器單元被布置在至少一個選中的存儲器單元串和至少一個未選中的存儲器單元串中，其中，(a)至少一個選中的存儲器單元串包括選中的存儲器單元中的至少一個選中的存儲器單元并且包括具有相關聯的第一選擇柵極(SGD)的漏極端和具有相關聯的第二選擇柵極(SGS)的源極端，并且，(b)至少一個未選中的存儲器單元串不包括選中的存儲器單元中的任何選中的存儲器單元并且包括具有相關聯的第三選擇柵極(SGD)的漏極端和具有相關聯的第四選擇柵極(SGS)的源極端。該3D堆疊式非易失性存儲器裝置還包括至少一個控制電路。針對處于多個層級中的選中的層級中的選中的存儲器單元進行讀取操作的該至少一個控制電路:(c)針對處于多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unsel)從初始電平(例如，0V)增大到至少第一升高電平(VreacLpass) ； (d)在增大期間，將第一選擇柵極設置為處于導電狀態；(e)當第一選擇柵極被設置為處于導電狀態時，使第三選擇柵極和第四選擇柵極中的至少一個選擇柵極在不導電狀態與導電狀態之間轉變；(f)將控制柵極讀取電壓施加給選中的存儲器單元；以及(g)在施加控制柵極讀取電壓施的情況下，感測選中的存儲器單元中的至少一個選中的存儲器單元的閾值電壓是否高于控制柵極讀取電壓。
[0139]在另一實施方式中，提供了一種用于在包括多個層級的存儲器單元的3D堆疊式非易失性存儲器裝置中進行讀取操作的方法。針對處于多個層級中的選中的層級中的選中的存儲器單元進行讀取操作。該方法包括:(a)對至少一個未選中的存儲器單元串的溝道進行升壓，多個層級的存儲器單元中的存儲器單元布置在至少一個選中的存儲器單元串和至少一個未選中的存儲器單元串中，至少一個選中的存儲器單元串包括選中的存儲器單元中的至少一個選中的存儲器單元并且包括具有相關聯的第一選擇柵極(SGD)的漏極端和具有相關聯的第二選擇柵極(SGS)的源極端，并且，至少一個未選中的存儲器單元串不包括選中的存儲器單元中的任何選中的存儲器單元并且包括具有相關聯的第三選擇柵極(SGD)的漏極端和具有相關聯的第四選擇柵極(SGS)的源極端，對溝道進行升壓包括:針對處于多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unsel)從初始電平(例如，0V)增大到至少第一升高電平(Vread_pass) ； (b)在通過電壓的增大期間，在通過電壓達到第一升高電平之前，通過提高第一選擇柵極的電壓以使第一選擇柵極轉變為導電狀態來中斷升壓；以及(c)在溝道處于由升壓引起的升壓電平并且通過電壓(Vcg_unSel)處于至少第一升壓電平的情況下:將控制柵極讀取電壓施加給選中的存儲器單元，并且感測選中的存儲器單元中的至少一個選中的存儲器單元的閾值電壓是否高于控制柵極讀取電壓。
[0140]為示出和描述的目的，已經給出了對本發明的前述詳細描述。其并不旨在窮舉或將本發明限制為所公開的精確形式。可以根據以上教示做出許多修改和變型。選擇所描述的實施方式是為了最好地說明本發明的原理及其實際應用，從而使得本領域的其他技術人員能夠最佳地在各種實施方式中以及以適于所預期的特定用途的各種修改來利用本發明。意在由所附權利要求書來限定本發明的范圍。
【權利要求】
1.一種用于在包括多個層級的存儲器單元的3D堆疊式非易失性存儲器裝置中進行讀取操作的方法，所述讀取操作針對處于所述多個層級中的選中的層級中的選中的存儲器單元來進行，所述方法包括: 針對處于所述多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unSel)從初始電平(例如，OV)增大到至少第一升高電平(VreacLpass)，所述多個層級的存儲器單元中的所述存儲器單元布置在至少一個選中的存儲器單元串和至少一個未選中的存儲器單元串中，所述至少一個選中的存儲器單元串包括所述選中的存儲器單元中的至少一個選中的存儲器單元并且包括具有相關聯的第一選擇柵極(SGD)的漏極端和具有相關聯的第二選擇柵極(SGS)的源極端，并且，所述至少一個未選中的存儲器單元串不包括所述選中的存儲器單元中的任何選中的存儲器單元并且包括具有相關聯的第三選擇柵極(SGD)的漏極端和具有相關聯的第四選擇柵極(SGS)的源極端； 在所述增大期間，將所述第一選擇柵極設置為處于導電狀態； 當將所述第一選擇柵極設置為處于所述導電狀態時，使所述第三選擇柵極和所述第四選擇柵極中的至少一個選擇柵極在不導電狀態與所述導電狀態之間轉變；以及 將控制柵極讀取電壓施加給所述選中的存儲器單元，并且感測所述選中的存儲器單元中的所述至少一個選中的存儲器單元的閾值電壓是否高于所述控制柵極讀取電壓。
2.根據權利要求1所述的方法，還包括: 在所述增大期間，將下述電壓施加給所述選中的層級，所述電壓足夠高以使所述選中的存儲器單元處于所述導電狀態。
3.根據權利要求1所述的方法，還包括: 所述轉變包括使所述第三選擇柵極和所述第四選擇柵極二者在所述不導電狀態與所述導電狀態之間轉變。
4.根據權利要求1所述的方法，還包括: 當將所述第一選擇柵極設置為處于所述導電狀態時，使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態。
5.根據權利要求1所述的方法，其中，另一部分在第一部分之后，所述方法還包括: 在(t5)所述通過電壓達到所述至少第一升高電平之后，使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態。
6.根據權利要求5所述的方法，還包括: 在所述使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態之后，將所述通過電壓(Vcg_unSel)從所述至少第一升高電平(Vread_passl)增大到第二升高電平。
7.根據權利要求1所述的方法，還包括: 當將所述第一選擇柵極設置為處于所述導電狀態時，經由公共位線將非零電壓(VbI)施加給所述至少一個選中的存儲器單元串的所述漏極端和所述至少一個未選中的存儲器單元串的所述漏極端。
8.根據權利要求1所述的方法，其中: 所述使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極在所述不導電狀態與所述導電狀態之間轉變包括:使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述不導電狀態轉變為所述導電狀態；并且 所述方法還包括:當將所述第一選擇柵極設置為處于所述導電狀態時，使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態。
9.根據權利要求8所述的方法，其中: 所述使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述不導電狀態轉變為所述導電狀態包括:增大所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極的電壓；并且，所述使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態包括:減小所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極的所述電壓。
10.根據權利要求9所述的方法，其中: 所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極的所述電壓具有尖峰形，使得所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極的所述電壓在被增大之后和在被減小之前不達到穩定狀態電平。
11.根據權利要求9所述的方法，其中: 所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極的所述電壓在被增大之后和在被減小之前達到穩定狀態電平。
12.—種3D堆疊式非易失性存儲器裝置，包括: 形成在襯底上的多個層級的存儲器單元，所述多個層級的存儲器單元中的所述存儲器單元布置在至少一個選中的存儲器單元串和至少一個未選中的存儲器單元串中，其中，(a)所述至少一個選中的存儲器單元串包括選中的存儲器單元中的至少一個選中的存儲器單元并且包括具有相關聯的第一選擇柵極(SGD)的漏極端和具有相關聯的第二選擇柵極(SGS)的源極端，并且，(b)所述至少一個未選中的存儲器單元串不包括所述選中的存儲器單元中的任何選中的存儲器單元并且包括具有相關聯的第三選擇柵極(SGD)的漏極端和具有相關聯的第四選擇柵極(SGS)的源極端；以及 至少一個控制電路，針對處于所述多個層級中的選中的層級中的選中的存儲器單元進行讀取操作的所述至少一個控制電路:(c)針對處于所述多個層級中的未選中的層級中的存儲器單元，將通過電壓(Vcg_unSel)從初始電平(例如，0V)增大到至少第一升高電平(Vread_pass) ； (d)在所述增大期間，將所述第一選擇柵極設置為處于導電狀態；(e)當所述第一選擇柵極被設置為處于所述導電狀態時，使所述第三選擇柵極和所述第四選擇柵極中的至少一個選擇柵極在不導電狀態與所述導電狀態之間轉變；(f)將控制柵極讀取電壓施加給所述選中的存儲器單元；以及(g)在施加所述控制柵極讀取電壓的情況下，感測所述選中的存儲器單元中的所述至少一個選中的存儲器單元的閾值電壓是否高于所述控制柵極讀取電壓。
13.根據權利要求12所述的3D堆疊式非易失性存儲器裝置，其中: 在所述增大期間，所述至少一個控制電路將下述電壓施加給所述選中的層級，所述電壓足夠高以使所述選中的存儲器單元處于所述導電狀態。
14.根據權利要求12所述的3D堆疊式非易失性存儲器裝置，其中: 當所述第一選擇柵極被設置為處于所述導電狀態時，所述至少一個控制電路使所述第三選擇柵極和所述第四選擇柵極中的所述至少一個選擇柵極從所述導電狀態轉變回所述不導電狀態。
15.根據權利要求12所述的3D堆疊式非易失性存儲器裝置，其中: 每個存儲器串包括U形NAND串或直NAND串。
【文檔編號】H01L27/115GK104364849SQ201280068437
【公開日】2015年2月18日 申請日期:2012年11月23日 優先權日:2012年2月2日
【發明者】董穎達, 曼·L·木伊, 三輪仁志 申請人:桑迪士克技術有限公司