半導體裝置制造方法
【專利摘要】本發明提供一種從以靜電等為主要原因的浪涌電流中對電路進行保護的結構。本發明的半導體裝置的特征在于：第一雜質擴散區域被設置于半導體基板內，第二雜質擴散區域被設置于第一雜質擴散區域內，第三雜質擴散區域被設置于第二雜質擴散區域中，第四雜質擴散區域的第一部分以與第三雜質擴散區域分離的方式而被設置于第二雜質擴散區域內，第四雜質擴散區域的第二部分被設置于第一雜質擴散區域的第三部分的半導體基板的表面側，第一接點被設置為，與第二部分相接，第一接點與第三部分在俯視觀察時重疊，第一電源與第三雜質擴散區域連接。
【專利說明】半導體裝置
【技術領域】
[0001]本發明涉及一種半導體裝置，特別是涉及一種從以靜電等為主要原因的浪涌電流中對電路進行保護的結構。
【背景技術】
[0002]一直以來，半導體裝置是通過形成各種元件從而被形成的。作為其中的一種，存在混裝了數字電路和模擬電路的半導體裝置。對于數字電路部分而言，由于所要處理的信號的電壓電平相對于被稱作閾值的成為高電平和低電平的分界線的電壓電平，成為接近電壓的變化范圍的兩端的電平，因此取錯信號值的可能性較低，從而具有與模擬信號相比，對偏離閾值的電壓電平的處理并不那么嚴格的優點。由于大多數的數字電路是通過在成為基準的動作時鐘信號的切換時刻的信號的電壓電平來確定信號的電平的，因此該動作時鐘信號的切換時刻以外的時間的電壓電平的紊亂多數情況下不會對數字電路的處理結果產生影響。與此相對，在模擬電路部分中，準確地對所要處理的信號的電壓電平進行檢測并進行傳輸以及處理是尤為重要的，信號電壓的紊亂會對處理結果產生較大的影響。
[0003]信號電壓的紊亂是由于各種噪聲的影響產生的。對于從半導體裝置外部被施加的噪聲等，有時能夠通過提高半導體裝置自身的所謂屏蔽性從而降低對內部元件的影響。但是，有些噪聲是在半導體元件內部產生的。例如，數字元件在從高電平向低電平的轉換、以及從低電平向高電平的轉換中，會產生噪聲。即使這種轉換噪聲在數字電路中不會導致誤動作，也會對模擬電路的處理造成較大影響。為了應對此類問題，有時會在半導體裝置內采用將數字元件與模擬元件分離的、被稱為三重阱(triple well)的結構。
[0004]然而，與其他的結構相同，在三重阱的結構中也存在主要因為由ESD(靜電放電)等產生的浪涌電流而破壞內部元件的問題。作為對浪涌電流的應對方法，存在例如專利文獻I中所記載的方法。
[0005]專利文獻1:日本特開平11-135735號公報
【發明內容】
[0006]為了使由浪涌而產生的注入電荷通過由被設置在半導體基板內的多個雜質擴散區域所構成的元件，而向地(GND)等所需的區域放電，從而雜質擴散區域的配置以及電位的控制變得尤為重要。特別是在由浪涌而產生的注入電荷經由外部端子、配線、接點而到達半導體基板的雜質區域內，與周圍區域之間的邊界處的電位差擴大，從而有時會導致靜電破壞。靜電破壞在接點的正下方的邊界處特別容易發生。
[0007]本發明是為了解決上述問題或課題中的至少一個而完成的發明，并且能夠作為以下的應用例或實施方式來實現。
[0008]應用例I
[0009]本應用例所涉及的半導體裝置的特征在于，包括:第一導電型的半導體基板；第二導電型的第一雜質擴散區域；第一導電型的第二雜質擴散區域；第二導電型的第三雜質擴散區域；第二導電型的第四雜質擴散區域；第一接點；第一電源，所述第一雜質擴散區域被設置于所述半導體基板內，所述第二雜質擴散區域被設置于所述第一雜質擴散區域內，所述第三雜質擴散區域被設置于所述第二雜質擴散區域內，所述第四雜質擴散區域的第一部分以與所述第三雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域內，所述第四雜質擴散區域的第二部分被設置于所述第一雜質擴散區域的第三部分的所述半導體基板的表面側，所述第一部分與所述第二部分連續，所述第一接點被設置為，與所述第二部分相接，所述第一接點與所述第三部分在俯視觀察時重疊，所述第一電源與所述第三雜質擴散區域連接。另外，在本說明書中，“分離”是指，不發生接觸而保持適當的距離。
[0010]根據該結構，包括:第一導電型的半導體基板；第二導電型的第一雜質擴散區域；第一導電型的第二雜質擴散區域；第二導電型的第三雜質擴散區域；第二導電型的第四雜質擴散區域；第一接點；第一電源，所述第一雜質擴散區域被設置于所述半導體基板內，所述第二雜質擴散區域被設置于所述第一雜質擴散區域內，所述第三雜質擴散區域被設置于所述第二雜質擴散區域內，所述第四雜質擴散區域的第一部分以與所述第三雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域內，所述第四雜質擴散區域的第二部分被設置于第一雜質擴散區域的第三部分的所述半導體基板的表面側，所述第一部分與所述第二部分連續，所述第一接點被設置為，與所述第二部分相接，所述第一接點與所述第三部分在俯視觀察時重疊，所述第一電源與所述第三雜質擴散區域連接，通過以上結構，從而能夠減少由進入第一接點的浪涌電流所造成的第四雜質擴散區域的破壞或第四雜質擴散區域的周圍區域的破壞。特別是，能夠防止第一接點正下方的第四雜質擴散區域與其他區域相接的區域中的破壞。
[0011]現有的三重阱結構的半導體裝置中，在采用第一導電型的半導體基板的情況下，在連接有接點的第二導電型的雜質擴散區域之下形成有第一導電型的雜質擴散區域，并且在該第一導電型的雜質擴散區域之下形成有第二導電型的雜質擴散區域。即，當從該接點側觀察時，接點之下的層依次存在有第二導電型的層、第一導電型的層、第二導電型的層以及第一導電型的層(基板)。在該情況下，如果有浪涌電流進入接點，則在連接有接點的第二導電型的層、與導電型不同的該層正下方的第一導電型的層之間的界面處，容易產生破壞。
[0012]與此相對，在本發明所涉及的半導體裝置中，連接有第一接點的第二導電型的第四雜質擴散區域之下為第二導電型的第一雜質擴散區域，由于成為相同的導電型，因此不易發生第四雜質擴散區域與第一雜質擴散區域之間的邊界處的破壞。此外，可認為該第一雜質擴散區域例如為具有分離模擬元件與數字元件之間的元件的功能的層，并且俯視觀察半導體裝置時的第一雜質擴散區域的面積的大小大于上述的其他雜質擴散區域的大小，從而浪涌電流在第一雜質擴散區域與半導體基板之間的邊界處的影響小于在第四雜質擴散區域的邊界處的影響。
[0013]在第二導電型的第三雜質擴散區域中連接有第一電源。第一電源例如可以為GND。此外，通過在第四雜質擴散區域的第一部分和第三雜質擴散區域之間設置柵極控制二極管(GCD)等，從而能夠對第四雜質擴散區域和第三雜質擴散區域之間的勢壘進行適當控制。
[0014]應用例2
[0015]在上述應用例所涉及的半導體裝置中，優選為，所述第一接點與所述第一雜質擴散區域的預定的區域通過第一配線而被連接，所述第一雜質擴散區域的預定的區域能夠在其與所述第三部分之間夾著所述第二雜質擴散區域。
[0016]根據該結構，由于第一接點與第一雜質擴散區域的規定的區域通過第一配線而被連接，該第一雜質擴散區域的規定的區域能夠在其與第三部分之間夾著第二雜質擴散區域，從而使由浪涌電壓產生的電壓隔著主要形成元件的第二雜質擴散區域而較廣地施加于第一雜質擴散區域，從而能夠減少第一雜質擴散區域內的電位差的產生，并且能夠抑制向第一電源的路徑以外的浪涌電流的流動，由此能夠減少由浪涌電流造成的破壞。
[0017]應用例3
[0018]本應用例所涉及的半導體裝置的特征在于，包括:第一導電型的半導體基板；被設置于所述半導體基板內的第二導電型的第一雜質擴散區域；被設置于所述第一雜質擴散區域內的第一導電型的第二雜質擴散區域；被設置于所述第二雜質擴散區域內的第二導電型的第三雜質擴散區域；第二導電型的第四雜質擴散區域；被設置于所述第二雜質擴散區域內的第二導電型的第五雜質擴散區域；第一接點；第一電源，所述第二雜質擴散被配置為，在俯視觀察時，被所述第一雜質擴散區域的第一區域包圍，并且包圍所述第一雜質擴散區域的第二區域，所述第三雜質擴散區域以及所述第五雜質擴散區域被設置為，在俯視觀察時，所述第二區域位于它們之間，所述第四雜質擴散區域在俯視觀察時，被配置在所述第三雜質擴散區域和所述第五雜質擴散區域之間，所述第四雜質擴散區域由第一部分、第二部分和第三部分構成，所述第二部分被配置于所述第二區域內，所述第一部分以與所述第三雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第三雜質擴散區域偵牝所述第三部分以與所述第五雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第五雜質擴散區域側，所述第一部分、所述第二部分和所述第三部分連續，所述第一接點被設置為，與所述第二部分相接，所述第一電源與所述第三雜質擴散區域以及所述第五雜質擴散區域連接。
[0019]根據該結構，本發明所涉及的半導體裝置包括:第一導電型的半導體基板；被設置于所述半導體基板內的第二導電型的第一雜質擴散區域；被設置于所述第一雜質擴散區域內的第一導電型的第二雜質擴散區域；被設置于所述第二雜質擴散區域內的第二導電型的第三雜質擴散區域；第二導電型的第四雜質擴散區域；被設置于所述第二雜質擴散區域內的第二導電型的第五雜質擴散區域；第一接點；第一電源，所述第二雜質擴散區域被配置為，在俯視觀察時，被所述第一雜質擴散區域的第一區域包圍，并且包圍所述第一雜質擴散區域的第二區域，所述第三雜質擴散區域以及所述第五雜質擴散區域被配置為，在俯視觀察時，所述第二區域位于它們之間；所述第四雜質擴散區域在俯視觀察時，被配置在所述第三雜質擴散區域和所述第五雜質擴散區域之間，所述第四雜質擴散區域由第一部分、第二部分、和第三部分構成，所述第二部分被配置于所述第二區域內，所述第一部分以與所述第三雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第三雜質擴散區域側，所述第三部分以與所述第五雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第五雜質擴散區域側，所述第一部分、所述第二部分和所述第三部分連續，所述第一接點被設置為，與所述第二部分相接，所述第一電源與所述第三雜質擴散區域以及所述第五雜質擴散區域連接，通過上述結構，從而能夠減少由進入第一接點的浪涌電流造成的第四雜質擴散區域的破壞或第四雜質擴散區域的周圍區域的破壞。特別是，能夠防止第一接點正下方的第四雜質擴散區域與其他區域接觸的區域中的破壞。
[0020]由于連接有第一接點的第二導電型的第四雜質擴散區域的第二部分被形成于第二導電型的第一雜質擴散區域的第二區域中，并且連接有第一接點的區域與其下的區域成為同一導電型，因此不易發生第四雜質擴散區域與第一雜質擴散區域之間的邊界處的破壞。此外，通過在第一部分和第三雜質擴散區域之間、以及第三部分與第五雜質擴散區域之間設置等G⑶等，從而能夠對第四雜質擴散區域和第三雜質擴散區之間的勢壘進行適當控制。
[0021]應用例4
[0022]在上述應用例所涉及的半導體裝置中，優選為，所述第一接點與所述第一區域通過第一配線而被連接。
[0023]根據該結構，由于所述第一接點與所述第一區域通過第一配線而被連接，從而可向第一雜質擴散區域的不同部分供給相同電位，從而能夠在第一雜質擴散區域內降低電位差，并且能夠抑制向第一電源的路徑以外的浪涌電流的流動，由此能夠減少由浪涌電流造成的破壞。
【專利附圖】
【附圖說明】
[0024]圖1為半導體裝置的截面的示意圖。
[0025]圖2為實施例一中的半導體裝置的平面以及截面的示意圖。
[0026]圖3為實施例二中的半導體裝置的平面以及截面的示意圖。
[0027]圖4為表示半導體裝置的制造過程的圖。
[0028]圖5為表示現有的半導體裝置的制造過程的圖。
[0029]圖6為半導體裝置的平面的示意圖。
[0030]圖7為現有的半導體裝置的剖視圖。
【具體實施方式】
[0031]以下，使用附圖對本發明的實施方式進行說明。另外，在示意圖中所描繪的部件為，為了便于說明而記載了說明所需要的部分的部件。因此，即使記載了相同的部件根據附圖也存在標注了不同的標記的情況，并且沒有正確地圖示出形狀或各個部分的大小等。例如，存在縱橫的長度的比率等在附圖中圖示的比率與實際的比率有所不同的情況。
[0032]首先，使用附圖對現有的三重阱的結構的、以浪涌電流為起因的漏極區域與其他區域之間的邊界的破壞進行說明。在圖7_(a)中，圖示了具有現有的三重阱的結構的半導體裝置900的預定部分處的剖視圖。半導體裝置900中，在第一導電型的半導體基板910上形成有第二導電型的第一雜質擴散區域920，并且在第一雜質擴散區域920內以浮置的方式形成有第一導電型的第二雜質擴散區域930，且在第二雜質擴散區域930內以浮置的方式形成有第二導電型的第三雜質擴散區域940、第二導電型的第三雜質擴散區域941以及第二導電型的第四雜質擴散區950。
[0033]在第四雜質擴散區域950中形成有接點953，在接點953上連接有第一配線901。第一配線901為，與連接于外部端子的焊盤909相連的配線。此外，在第三雜質擴散區域940以及第三雜質擴散區941的表面上形成有接點948以及接點949，并且在接點948上連接有第二配線902，在接點949上形成有第三配線903。第二配線902以及第三配線903與未圖示的第一電源連接。此外，在第三雜質擴散區域940和第四雜質擴散區域950之間設置有第一柵極960，在第三雜質擴散區941和第四雜質擴散區域950之間設置有第二柵極961。
[0034]在此，如果將第一導電型設為P型，并將第二導電型設為N型，則第一雜質擴散區域920成為N型阱、第二雜質擴散區域930成為P型阱。即，半導體基板910、第一雜質擴散區域920以及第二雜質擴散區域930形成了三重阱的結構。此外，第一電源可以是GND。
[0035]在此，當浪涌電壓施加到焊盤909時，存在于第二雜質擴散區域930與第四雜質擴散區域950之間的寄生二極管將發生雪崩擊穿，其后，由第二雜質擴散區域930、第三雜質擴散區域940以及第四雜質擴散區域950構成的雙極性晶體管BP(圖7-(a)的BP以及圖7-(b))變為導通，從而可經由雙極性晶體管BP而使浪涌電流流向第一電源。然而，在雙極性晶體管BP變為導通之前需要經過預定的時間，在這期間，接點正下方的第四雜質擴散區域950與第二雜質擴散區域930的邊界附近(圖7中的由X表示的周圍)有可能被破壞。另外，雖然在圖示以及上述說明中未提及，但與上述的雙極性晶體管BP相同的動作在第三雜質擴散區域941側也會發生。
[0036]接下來，對本發明的第一實施方式進行說明。
[0037]第一實施方式
[0038]在圖1中，圖示了應用了本發明的半導體裝置100的預定部分處的剖視圖。半導體裝置100中，在第一導電型的半導體基板10上形成有第二導電型的第一雜質擴散區域20、第一導電型的第二雜質擴散區域30、第二導電型的第三雜質擴散區域40、第二導電型的第三雜質擴散區域41以及第二導電型的第四雜質擴散區域50。此外，在第三雜質擴散區域40和第四雜質擴散區域50之間設置有第一柵極60，并且在第三雜質擴散區域41和第四雜質擴散區域50之間設置有第二柵極61。由半導體基板10、第一雜質擴散區域20以及第二雜質擴散區域30形成的結構，構成了三重阱的結構。另外，與上述的現有例相同，在此，將第一導電型設為P型，并將第二導電型設為N型。第一雜質擴散區域20為N型阱，第二雜質擴散區域30為P型阱。
[0039]此外，在第四雜質擴散區域50的表面上形成有接點53，在接點53上連接有第一配線101。第一配線101為，與連接于外部端子的焊盤109相連的配線。此外，在設置有接點53的部分的第四雜質擴散區域50的正下方的區域中，配置有第一雜質擴散區域20。此夕卜，在第三雜質擴散區域40以及第三雜質擴散區41的表面上形成有接點48以及接點49，并且在接點48上連接有第二配線102，在接點49上形成有第三配線103。第二配線102以及第三配線103與未圖示的第一電源連接。
[0040]在此，當浪涌電壓施加到焊盤109時，存在于第二雜質擴散區域30和第四雜質擴散區域50之間的寄生二極管將發生雪崩擊穿，其后，由第二雜質擴散區域30、第三雜質擴散區域40以及第四雜質擴散區域50構成的雙極性晶體管BP變為導通，從而能夠經由雙極性晶體管BP而使浪涌電流流向第一電源。雖然在雙極性晶體管BP變為導通之前需要經過預定的時間，但是由于設置有接點53的部分的第四雜質擴散區域50的正下方為與第四雜質擴散區域50相同的導電型的第一雜質區域20，因此能夠防止第四雜質擴散區域50與第I雜質擴散區域20的邊界附近的破壞。此外，第一電源可以是GND。[0041]實施例一
[0042]本實施例為，應用于將第一導電型設為P型并將第二導電型設為N型的半導體裝置200 (構成CMOS的輸出元件的一部分)的示例。在圖2中，圖示了半導體裝置200的一部分處的俯視圖與該俯視圖的A-B的剖視圖。虛線為，為了方便地圖示出俯視圖與剖視圖之間的對應關系的線。另外，在本實施例的說明中，存在對于與半導體裝置100相同的結構部分標記相同的符號，并省略其說明的情況。
[0043]在半導體裝置200的各個區域中，于半導體基板的表面側，存在有雜質的濃度更高的區域(以下，稱為抽頭區域)。如下區域相當于所述抽頭區域，即，半導體基板10中的抽頭區域80、第一雜質擴散區域20中的抽頭區域21、第二雜質擴散區域30中的抽頭區域32、第三雜質擴散區40中的抽頭區域42、第三雜質擴散區41中的抽頭區域43以及第四雜質擴散區域50中的抽頭區域51。另外，抽頭區域21與抽頭區域51經由第一配線101而被連接。此外，元件分離區域90以隔著各個抽頭區域的方式而被連接。第二雜質擴散區域30以浮置的方式而被形成在第一雜質區域20中，并且在俯視觀察時，接點53的正下方的區域為第一雜質擴散區域20的一部分的區域，從而成為第四雜質擴散區50蓋住了該一部分的區域這樣的結構。
[0044]第一配線101與焊盤109連接，并且與成對的CMOS的一部分連接。與第一柵極60以及第二柵極61相連的第一信號配線104與未圖示的電路連接。此外，抽頭區域32、抽頭區域42以及抽頭區域43與GND連接。
[0045]由于第一配線101與抽頭區域21以及抽頭區域51連接，因此即使在焊盤109上被施加了浪涌電壓的情況下，第一雜質擴散區域20內也被保持為相同電位。通過該構造，能夠防止在第四雜質擴散區域50與第一雜質擴散區域20的邊界附近處發生由浪涌電流導致的破壞。在浪涌電壓為正電壓的情況下，在第四雜質擴散區域50與第二雜質擴散區域30之間的寄生二極管發生雪崩擊穿之后，浪涌電流經由第二雜質擴散區域30、第三雜質擴散區域40以及第三雜質擴散區41而流向GND。此外，在浪涌電壓為負電壓的情況下，在第四雜質擴散區域50與第二雜質擴散區域30之間的寄生二極管中電流向正向流動，并且浪涌電流從抽頭區域32向第四雜質擴散區域50流動。
[0046]另外，在抽頭區域21、抽頭區域32、抽頭區域42、抽頭區域43以及抽頭區域51、抽頭區域80的表面上形成有硅化物52。通過形成硅化物52從而能夠降低電流路徑中的電阻值。
[0047]實施例二
[0048]本實施例為，應用于將第一導電型設為P型并將第二導電型設為N型的半導體裝置300 (ESD元件)的示例。在圖3中，圖示了半導體裝置300的一部分的俯視圖和該俯視圖的A-B的剖視圖。虛線為，為了方便地圖示出俯視圖與剖視圖之間的對應關系的線。在本實施例的說明中，也存在對于與半導體裝置100或半導體裝置200相同的結構部分標記相同的符號，并省略其說明的情況。
[0049]在本實施例中，第一柵極60與第二配線102連接。此外，第二柵極61與第三配線103連接。通過使第一柵極60以及第二柵極61與GND連接從而可適當地維持第四雜質擴散區域50和第三雜質擴散區40之間的勢壘。半導體裝置300為僅用于ESD的元件，并且第一配線101與其他的輸入輸出元件連接。其他結構與半導體裝置200相同。通過該構造，能夠防止在第四雜質擴散區域50與第一雜質擴散區域20之間的邊界附近處發生由浪涌電流導致的破壞。
[0050]在浪涌電壓為正電壓的情況下，在第四雜質擴散區域50與第二雜質擴散區域30之間的寄生二極管發生雪崩擊穿之后，浪涌電流經由第二雜質擴散區域30、第三雜質擴散區域40以及第三雜質擴散區域41而流向GND。此外，在浪涌電壓為負電壓的情況下，在第四雜質擴散區域50與第二雜質擴散區域30之間的寄生二極管中電流向正向流動，并且浪涌電流從抽頭區域32向第四雜質擴散區域50流動。
[0051]第二實施方式
[0052]本實施方式為，對半導體裝置200或半導體裝置300的制造方法進行說明的方式。另外，在本實施方式的說明中，存在對與在第一實施方式中所說明的半導體裝置的結構要素相同或等同的結構要素標記相同的符號，并省略其說明的情況。
[0053]起始，使用圖4以及圖5，對現有以及本發明的半導體裝置的制造方法進行說明。在圖4以及圖5中圖示的是，與在圖2或圖3中所圖示的相同位置的剖視圖。
[0054]首先，在第一導電型的半導體基板10的第一面的表面上，形成多個元件分離區域90(圖4-(a))。此處，多個元件分離區域90包括第一元件分離區域91以及第二元件隔離區域92。
[0055]接下來，在被第一元件分離區域91包圍的區域中實施離子注入等的處理，從而形成第一雜質擴散區域20 (圖4- (b))。
[0056]接下來，以留下被第二元件分離區域9包圍的區域的方式形成抗蝕層93，并通過實施離子注入從而形成第二雜質擴散區域30 (圖5_(a))。
[0057]進一步重復工序，以在第二雜質擴散區域30內形成第三雜質擴散區域40、第四雜質擴散區域50、第一柵極60以及第二柵極61等。此外，在未被元件分離區域90所覆蓋的區域中形成更高濃度的抽頭區域(圖5-(b))。
[0058]接下來，對本發明所涉及的半導體裝置的制造方法進行說明。
[0059]首先，在第一導電型的半導體基板10的第一面的表面上，形成多個元件分離區域90(圖 4_(a))。
[0060]接下來，在被第一元件分離區域91包圍的區域中實施離子注入，從而形成第一雜質擴散區域20 (圖4-(b))。
[0061]接下來，以留下被第二元件分離區域92包圍的區域中的、第一雜質擴散區域20的表面的一部分的區域的方式形成抗蝕層94，并通過實施離子注入從而形成第二雜質擴散區域30(圖4-(c))。此處，第一雜質擴散區域20的表面的一部分的區域以外的區域為，在下面的工序中形成接點53的區域。
[0062]進一步重復工序，以在第二雜質擴散區域30內形成第三雜質擴散區域40、第四雜質擴散區域50、第一柵極60以及第二柵極61等。此外，在未被元件分離區域90所覆蓋的區域中形成更高濃度的抽頭區域(圖4-(d))。
[0063]在圖6中，圖示了半導體裝置200或半導體裝置300在圖4_(d)的工序之后的俯視圖。在圖6中，用虛線圖示了在半導體裝置200或半導體裝置300的表面上的第一雜質擴散區域20、第二雜質擴散區域30、第三雜質擴散區域40、第三雜質擴散區域41以及第四雜質擴散區域50的配置。第四雜質擴散區域50的形成有接點53的部分之下，并未形成有第二雜質擴散區域30，而是形成有第一雜質擴散區20。
[0064]如本實施方式中所示，本發明所涉及的半導體裝置的制造方法與現有的半導體裝置的制造方法的不同僅僅是所形成的抗蝕層93與抗蝕層94的形狀的不同。因此，能夠在不進行制造設備等的較大的變更的條件下制造本發明所涉及的半導體裝置。
[0065]雖然上文對本發明的實施方式以及應用例進行了說明，但本發明的應用并不限于上文所述的記載內容。在不脫離本發明的主旨的范圍內能夠廣泛應用。例如，雖然在本實施方式中，將第一導電型設為P型并將第二導電型設為N型，但也可以將第一導電型設為N型并將第二導電型設為P型來應用。
[0066]符號說明
[0067]10…半導體基板；20…第一雜質擴散區域；21…抽頭區域；30…第二雜質擴散區域；32…抽頭區域；40…第三雜質擴散區；41…第三雜質擴散區域；42…抽頭區域；43...抽頭區域；48...接點；49...接點；50...第四雜質擴散區域；51...抽頭區域；52...娃化物；53…接點；60…第一柵極；61…第二柵極；80…抽頭區域；90…兀件分離區域；91…第一兀件分離區域；92…第二元件分離區域；93…抗蝕層；94…抗蝕層；100…半導體裝置;101…第一配線;102…第二配線;103…第三配線;109…焊盤;200…半導體裝置；300…半導體裝置；900…半導體裝置;901…第一配線;902…第二配線;903…第三配線;909…焊盤;910…半導體基板；920…第一雜質擴散區域；930…第二雜質擴散區域；940…第三雜質擴散區域；941…第三雜質擴散區域；948…接點；949…接點；950…第四雜質擴散區域；953…接點；960…第一柵極；961 …第二柵極。
【權利要求】
1.一種半導體裝置，其特征在于，包括: 第一導電型的半導體基板； 第二導電型的第一雜質擴散區域； 第一導電型的第二雜質擴散區域； 第二導電型的第三雜質擴散區域； 第二導電型的第四雜質擴散區域； 第一接點； 第一電源， 所述第一雜質擴散區域被設置于所述半導體基板內， 所述第二雜質擴散區域被設置于所述第一雜質擴散區域內， 所述第三雜質擴散區域被設置于所述第二雜質擴散區域內， 所述第四雜質擴散區域的第一部分以與所述第三雜質擴散區域分離的方式而被配置于第二雜質擴散區域內，所述第四雜質擴散區域的第二部分被設置于所述第一雜質擴散區域的第三部分的所述半導體基板的表面側， 所述第一部分與所述第二部分連續， 所述第一接點被設置為，與所述第二部分相接， 所述第一接點與所述第三部分在俯視觀察時重疊， 所述第一電源與所述第三雜質擴散區域連接。
2.如權利要求1所述的半導體裝置，其特征在于， 所述第一接點與所述第一雜質擴散區域的預定的區域通過第一配線而被連接，所述第一雜質擴散區域的預定的區域能夠在其與所述第三部分之間夾著所述第二雜質擴散區域。
3.一種半導體裝置，其特征在于，包括: 第一導電型的半導體基板； 被設置于所述半導體基板內的第二導電型的第一雜質擴散區域； 被設置于所述第一雜質擴散區域內的第一導電型的第二雜質擴散區域； 被設置于所述第二雜質擴散區域內的第二導電型的第三雜質擴散區域； 第二導電型的第四雜質擴散區域； 被設置于所述第二雜質擴散區域內的第二導電型的第五雜質擴散區域； 第一接點； 第一電源， 所述第二雜質擴散區域被配置為，在俯視觀察時，被所述第一雜質擴散區域的第一區域包圍，并且包圍所述第一雜質擴散區域的第二區域， 所述第三雜質擴散區域以及所述第五雜質擴散區域被配置為，在俯視觀察時，所述第二區域位于它們之間， 所述第四雜質擴散區域在俯視觀察時，被配置在所述第三雜質擴散區和所述第五雜質擴散區域之間， 所述第四雜質擴散區域由第一部分、第二部分和第三部分構成，所述第二部分被配置于所述第二區域內，所述第一部分以與所述第三雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第三雜質擴散區域側，所述第三部分以與所述第五雜質擴散區域分離的方式而被配置于所述第二雜質擴散區域的所述第五雜質擴散區域側， 所述第一部分、所述第二部分和所述第三部分連續， 所述第一接點被設置為，與所述第二部分相接， 所述第一電源與所述第三雜質擴散區域以及所述第五雜質擴散區域連接。
4.如權利要求3所述的半導體裝置，其特征在于， 所述第一接點 與所述第一區域通過第一配線而被連接。
【文檔編號】H01L27/06GK103988305SQ201280060455
【公開日】2014年8月13日 申請日期:2012年11月29日 優先權日:2011年12月9日
【發明者】奧山正樹, 佐藤久克 申請人:精工愛普生株式會社