形成至少一個導電元件的方法，形成半導體結構的方法，形成存儲器單元的方法以及相關 ...的制作方法
【專利摘要】本發明揭示形成半導體結構和存儲器單元的例如互連件和電極等導電元件的方法。所述方法包括：在至少一個開口的一部分中形成第一導電材料和包含銀的第二導電材料；以及執行拋光工藝，從而以所述第一導電材料和所述第二導電材料中的至少一者填充所述至少一個開口。可執行退火工藝以形成銀與材料的混合物或合金。所述方法使得能夠形成具有減小的尺寸(例如，小于約20nm)的含銀導電元件。所得導電元件具有所要的電阻率。舉例來說，所述方法可用于形成用于電連接有源裝置的互連件且用于形成存儲器單元的電極。還揭示包括此導電結構的半導體結構和存儲器單元。
【專利說明】形成至少一個導電元件的方法，形成半導體結構的方法，形成存儲器單元的方法以及相關的半導體結構
[0001]優先權主張
[0002]本申請案主張2011年3月17日所申請的“形成至少一個導電元件的方法，形成半導體結構的方法，形成存儲器單元的方法以及相關的半導體結構(METHODS OF FORMINGAT LEAST ONE CONDUCTIVE ELEMENT.METHODS OF FORMING A SEMICONDUCTOR STRUCTURE.METHODS OF FORMING A MEMORY CELL AND RELATED SEMICONDUCTOR STRUCTURES) ” 的第13/050, 725號美國專利申請案的權利。
【技術領域】
[0003]本發明的實施例涉及形成半導體裝置的導電元件的方法，且另外涉及包括這些導電元件的半導體結構。
【背景技術】
[0004]集成電路(IC)為數以千計的電子系統中的關鍵組件，大體上包括制造于共同基座或襯底上的電組件的互連網絡。導電互連件用于電連接例如電容器或晶體管的半導體裝置，或用于界定例如計算機存儲器或微處理器的特定1C。導電互連件的質量極大影響了 IC的總體可制造性、性能和壽命。因此，用于形成導電互連件的材料日益增強對集成電路的性能、密度和可靠度的限制的確定。
[0005]舉例來說，互連件的電導率對集成電路(IC)的操作速度極為重要。因為鋁(Al)和鋁合金具有低電阻率且容易粘附到層間電介質材料(例如，二氧化硅(SiO2)),所以鋁(Al)和鋁合金已廣泛用作半導體裝置中的互連材料。遺憾的是，鋁容易受到腐蝕且對電遷移具有弱抗性，如此便增加因孔隙而形成開路或形成短路的可能性。
[0006]為了提高所述導電互連件的性能、可靠度和密度，正研究鋁和鋁合金的替代金屬。為了提高布線中的電導率，已提議使用銅(Cu)和銅合金來形成導電互連件。然而，銅快速擴散穿過許多常規電介質材料而形成不良氧化銅化合物。此外，銅無法良好地粘附到常規電介質材料或從身。
[0007]銀(Ag)還被提議作為含鋁導電互連件的替代物且銀(Ag)在用作可編程存儲器單元的電極(例如，導電橋式隨機存取存儲器(CBRAM)單元的電極)中的電化學活性材料時日益重要。銀具有極低的電阻率，但歸因于當前可用的沉積技術上的限制，難以在窄的間隙(例如，具有20nm或20nm以下的尺寸之間隙)中沉積。盡管可通過濺鍍(物理)沉積技術來沉積銀，但這些技術并不適用于以銀填充窄之間隙。此外，歸因于在升高的溫度下的粘附問題和聚結，難以通過銀形成互連件。因為銀為抗干式蝕刻工藝的，所以用于形成半導體導電元件(例如，互連件和電極)的常規技術不適用于由銀制成這些導電元件。
【發明內容】
[0008]在一項實施例中，本發明包括形成至少一個導電元件的方法。此方法可包括:在包含由電介質材料的側壁界定的至少一個開口的結構上方形成第一導電材料；在所述第一導電材料上方形成包含銀的第二導電材料；以及將所述結構退火以形成包含所述第一導電材料和所述第二導電材料的至少一部分的材料。
[0009]形成所述導電元件的方法還可包括:在包含由電介質材料的側壁界定的至少一個開口的結構的表面上方形成包含銀的導電材料；在所述導電材料上方形成另一導電材料；以及執行拋光工藝以實質上將所述導電材料和所述另一導電材料中的至少一者再分配到所述至少一個開口的未填充區域中。
[0010]在另一實施例中，本發明包括一種形成半導體結構的方法。所述方法可包括:移除上覆于襯底上的電介質材料的一部分以在所述電介質材料中形成至少一個開口 ；在所述電介質材料和所述至少一個開口的所暴露表面上方形成第一導電材料；在所述材料上方形成包含銀的第二導電材料；保持所述至少一個開口的一部分未填充；以及執行拋光工藝以實質上填充所述至少一個開口的所述未填充部分。
[0011]在又一實施例中，本發明包括一種形成存儲器單元的方法。所述方法包括:在包含上覆于第一電極上的至少一個開口的結構的表面上方形成第一導電材料；在所述第一導電材料上方形成存儲器材料；在所述材料上方形成包含銀的第二導電材料；保持所述至少一個開口的一部分未填充；以及執行一工藝以實質上以所述第一導電材料和所述第二導電材料填充所述至少一個開口。
[0012]形成所述存儲器單元的方法還可包括:在由上覆于第一電極上的至少一個開口暴露的存儲器材料的表面上方形成包含銀的第一導電材料；在所述第一導電材料上方形成第二導電材料；保持所述至少一個開口的一部分未填充；以及執行一工藝以實質上以所述第一導電材料和所述第二導電材料填充所述至少一個開口。
[0013]在又一實施例中，本發明包括一種半導體結構。所述半導體可包括:導電結構，其上覆于電極上；硫族化物材料和氧化物材料中的至少一者，其與所述導電結構接觸；以及導電材料，其上覆于所述硫族化物材料上，所述導電材料包含銀和包含另一材料的至少一個區域。
[0014]在另一實施例中，本發明包括存儲器單元。所述存儲器單元可包括:存儲器材料，其上覆于電極上；以及導電材料，其包含銀和另一材料，所述導電材料上覆于所述存儲器材料上且安置于至少一個開口中。
【專利附圖】
【附圖說明】
[0015]圖1A到圖1E為根據本發明的實施例的半導體結構的部分橫截面圖且說明一種形成互連件的方法；
[0016]圖2A到圖2E為根據本發明的實施例的半導體結構的部分橫截面圖且說明另一種形成互連件的方法；
[0017]圖3A為導電橋式隨機存取存儲器(CBRAM)單元的部分橫截面圖；以及
[0018]圖3B到圖3D為根據本發明的實施例的半導體結構的部分橫截面圖且說明一種形成圖3A中所展示的CBRAM單元的方法。
【具體實施方式】[0019]揭示形成例如互連件和電極的導電元件的方法，還揭示形成包括這些導電元件的半導體結構和存儲器裝置的方法。所述導電元件由銀材料(例如，銀或銀合金)形成。因為銀以及與其它材料形成的合金和混合物具有低的電阻率，所以所述導電元件的電阻率可小于或等于由銅形成的導電元件的電阻率。此外，銀合金或銀混合物的使用可實質上減少或消除在包括這些導電元件的半導體處理的稍后階段進行的熱處理動作期間與銀相關聯的聚結的問題。使用銀、銀合金或銀混合物還可使窄的開口(例如，具有小于約20nm的至少一個尺寸的開口)能夠得以填充。
[0020]如本文中所使用，術語“合金”意指且包括:多種材料(例如，金屬或非金屬)的均質混合物或固體溶液，所述材料中的一者的若干原子占用所述材料中的另一者的若干原子之間的填隙位置。舉例來說且并非限制，合金可包括銀與選自鉬、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠的金屬的混合物。
[0021]如本文中所使用，術語“混合物”意指且包括:通過混合多種金屬或金屬與非金屬而形成的材料。舉例來說且并非限制，混合物可包括銀與例如鎢的金屬的混合物。
[0022]如本文中所使用，術語“襯墊”意指且包括:上覆于至少一種材料的表面上的任何結構。舉例來說且并非限制，襯墊可包括安置于另一材料上方的一層材料。
[0023]如本文中所使用，術語“粘附材料”意指且包括:經選擇以促進第一材料粘附到緊鄰所述第一材料的第二材料的材料。
[0024]如本文中所使用，術語“硫族化物”意指且包括:包括來自元素周期表的第VIA族(還標識為第16族)的元素的材料(其包括玻璃或結晶材料)。通常稱作“硫族元素”的第VIA族元素包括硫⑶、硒(Se)、碲(Te)、針(Po)和氧(O)。硫族化物的實例包括(但不限于)硒化鍺(GeSe)、硫化鍺(GeS)、碲化鍺(GeTe)、硒化銦(InSe)和硒化銻(SbSe)。盡管示范性硫族化物具有每一元素一個原子的化學計量，但硫族化物可具有其它化學計量。
[0025]如本文中所使用，術語“再分配”意指且包括:將一種材料敷設或涂抹于表面各處且將其敷設或涂抹到結構中的部分填充、加襯墊的或先前未填充的開口(例如，通孔、渠溝)中，從而以所述材料填充或實質上填充所述開口。
[0026]如本文中所使用，術語“襯底”意指且包括:在上面形成其它材料的基底材料或構造。襯底可為半導體襯底、支撐結構上的基底半導體層、金屬電極或上面形成有一個或一個以上層、結構或區域的半導體襯底。襯底可為包含一層半導電材料的常規娃襯底或另一塊狀襯底。如本文中所使用，術語“塊狀襯底”意指并包括:硅晶片；以及例如藍寶石上硅(“S0S”)襯底和玻璃上硅(“S0G”)襯底的絕緣體上硅(“SOI”)襯底；基底半導體基座上的硅磊晶層；以及例如硅鍺、鍺、砷化鎵、氮化鎵和磷化銦的其它半導體或光電子材料。襯底可為摻雜的或未摻雜的。
[0027]以下描述提供例如材料類型和處理條件的特定細節以便提供本發明的實施例的透徹描述。然而，所屬領域的技術人員應理解，可在不使用這些特定細節的情況下實踐本發明的實施例。實情為，本發明的實施例可與工業中所使用的常規半導體制造技術一起實踐。此外，下文中所提供的描述不形成用于制造半導體裝置的完整工藝流程。下文中所描述的半導體結構未必形成完整半導體裝置。下文僅詳細描述理解本發明的實施例所必需的那些工藝動作和結構。可通過常規制造技術來執行由半導體結構形成完整半導體裝置的額外動作。[0028]圖1A到圖1E為說明一種形成互連件的方法的實施例的半導體結構100的簡化的部分橫截面圖。參看圖1A，半導體結構100可包括上覆于襯底102上的材料104中的開口106。舉例來說，可由氮化硅(Si3N4)、二氧化硅(SiO2)或氮氧化硅(SiOxNy)形成材料104。可使用例如化學氣相沉積工藝、原子層沉積工藝或物理氣相沉積工藝的常規沉積工藝而在襯底102上方形成材料104。
[0029]半導體結構100可任選地包括在材料104與襯底102之間的電極材料108 (以虛線展示)。可由例如鎢(W)、鉬(Pt)、氮化鈦(TiN)或鎳(Ni)等導電材料形成電極材料108。可使用例如化學氣相沉積工藝或原子層沉積工藝等常規沉積工藝在襯底102上方形成電極材料108。盡管圖1A到圖1E指示存在電極材料108，但應理解，電極材料108為任選的且材料104可在開口 106至少部分地延伸穿過材料104的情況下與襯底102直接接觸。
[0030]可通過使用例如集成電路制造技術中已知的常規光刻技術(例如，屏蔽和蝕刻)來移除材料104的一部分而形成開口 106。以非限制性實例來說明，開口 106可縱向延伸到圖1A的平面中。移除材料104的所述部分可暴露材料104的表面或(如果存在)電極材料108的表面。舉例來說且并非限制，開口 106可具有小于約IOOnm且更特定來說小于約20nm的寬度wl。開口 106的縱橫比可介于約1:1與約20: I之間，且更特定來說，介于約5: I與約10: I之間。圖1A和以下圖式中所展示的組件是出于說明的目的而繪制且不應理解為按比例繪制。
[0031]參看圖1B，可在半導體結構100的表面(即，材料104和(如果存在)電極材料108的所暴露表面)上方形成襯墊材料110。舉例來說，可在開口 106內暴露的表面(即，材料104的所暴露側壁和(如果存在)電極材料108的所暴露表面)和材料104的所暴露的、未凹入表面上方形成襯墊材料110。在其中存在電極材料108的實施例中，可由促進粘附到電極材料108且使電極材料108中的接觸電阻減小或提供兩種特性的材料形成襯墊材料110。舉例來說，可由鉬(Pt)、鉭(Ta)、鋁(Al)、錫(Sn)、銅(Cu)、銥(Ir)、鈦(Ti)、鎳(Ni)、鈷(Co)、釕(Ru)和銠(Rh)中的至少一者形成襯墊材料110。可使用例如化學氣相沉積工藝、物理氣相沉積工藝或濺鍍工藝等常規沉積工藝來形成襯墊材料110。舉例來說且并非限制，襯墊材料110可形成為介于約0.5nm與約20nm之間且更特定來說介于約Inm與約5nm之間的厚度。
[0032]參看圖1C，可在襯墊材料110上方形成導電材料112。可使用例如物理氣相沉積工藝或物理沉積工藝的常規沉積工藝而由銀(Ag)或銀(Ag)合金或銀(Ag)混合物形成導電材料112。常規氣相沉積工藝(例如，化學氣相沉積和物理氣相沉積)無法有效地在窄的開口(例如，具有小于或等于20nm的至少一個尺寸的開口)中沉積銀。因此，在開口 106的至少一個尺寸(即，寬度wl)小于或等于約20nm的實施例中，可使用濺鍍工藝以在開口106內形成導電材料112。以非限制性實例來說明，可實質上在襯墊材料110的整個所暴露表面上方保形地沉積導電材料112。導電材料112可形成有足以至少部分地填充開口 106的剩余部分的厚度。如圖1C中所展示，在半導體結構100上形成導電材料112之后，可保持開口 106的一部分未填充(B卩，未填充區域116)。舉例來說且并非限制，導電材料112可由銀形成且具有介于約5nm與約30nm之間且更特定來說介于約IOnm與約20nm之間的厚度。
[0033]可基于材料的所要比率來選擇襯墊材料110和導電材料112的厚度。在襯墊材料110包括鉬且導電材料112包括銀的實施例中，襯墊材料110對導電材料112的比率可小于或等于約I到2。
[0034]參看圖1D，在襯墊材料110 (以虛線展示)包括與導電材料112形成合金的材料的實施例中，可任選地執行退火工藝以形成襯墊材料110與導電材料112的合金。通過使襯墊材料110和導電材料112反應，而形成金屬間化合物。舉例來說，導電材料112可包括銀，襯墊材料110可包括例如鉬、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠的至少一種材料，所述至少一種材料與銀反應以形成合金。舉例來說且并非限制，所述退火工藝可包括將半導體結構100暴露到介于約100°C與約500°C之間的溫度，且更特定來說，暴露到約200°C的溫度。在所述退火工藝期間，可在導電材料112與材料104之間的界面處形成包括合金的材料114(以虛線展示)，材料104下伏于導電材料112的剩余(即，未合金化)部分下。合金可包括襯墊材料110與導電材料112的實質上均質的混合物或可為包括具有襯墊材料110對導電材料112的不同比率的區域的異質混合物。在襯墊材料110包括鉬且導電材料112包括銀的實施例中，半導體結構100可暴露到約200°C的溫度以使得鉬和銀組合以形成銀-鉬合金。襯墊材料110可至少實質上完全與導電材料112合金化以形成材料114，或襯墊材料110的一部分可保留在材料114與材料104和電極材料108 (如果存在)的表面之間的界面處。
[0035]在襯墊材料110由不與導電材料112形成合金的材料形成的實施例中，可跳過退火工藝，且襯墊材料110可保留在導電材料112與材料104和(如果存在)電極材料108之間的界面處(如圖1C中所展示)。舉例來說，導電材料112可包括銀且襯墊材料110可包含鉭，且鉭可安置于銀與材料104和(如果存在)電極材料108之間。
[0036]可使半導體結構100的所暴露表面經受材料移除工藝，例如，呈例如化學機械拋光(CMP)工藝或機械拋光工藝的形式的所謂的拋光工藝，從而形成如圖1E中所展示的互連件120。舉例來說，所使用的工藝可用于移除襯墊材料110、導電材料112和(如果存在)上覆于材料104上的材料114(圖1D)中的每一者的部分。此外，所述工藝可用于將導電材料112、襯墊材料110和材料114 (如果存在)中的至少一者再分配到開口 106的未填充區域116(圖1D)中，從而實質上完全填充開口 106。在不欲受任何特定理論約束的情況下，據信，可在拋光工藝期間將例如導電材料112以及(任選地)襯墊材料110和材料114的延展性材料機械推動或再分配到空隙(例如，未填充區域116)中，從而填充開口 106的未填充區域116。然而，在拋光工藝期間施加于延展性材料上的機械應力可使延展性材料被拉出開口 106。可通過保持開口 106的一部分未填充且通過提高導電材料112與下伏材料(即，材料104或(如果存在)電極材料108)之間的粘附來實質上減小或消除這些機械應力。舉例來說，在導電材料112由展現與下伏區域(例如，電極材料108)的低劣粘附的材料(例如，銀)形成的實施例中，襯墊材料110可實質上提高導電材料112與下伏區域之間的粘附，從而阻止導電材料112因機械應力而從開口 106移除。
[0037]所述拋光工藝可為使用常規化學機械拋光設備和漿料執行的化學機械拋光工藝，所述拋光工藝使延展性材料(例如，導電材料112和(任選地)襯墊材料110)能夠再分配到開口 106的未填充區域116中以形成互連件120。此漿料可為例如呈中性或弱堿性pH值的基于氧化鋁的漿料，所述漿料實質上無氧化劑。所述拋光工藝還可為使用常規化學機械拋光設備和水(例如，去離子水)代替化學漿料執行的機械拋光工藝。在不添加化學蝕刻劑的情況下，將水用作拋光工藝中的液體組份可使導電材料112和襯墊材料110(如果存在)能夠再分配到開口 106的未填充區域中而不實質上移除這些材料。
[0038]在形成互連件120之后，可任選地執行另一退火工藝。舉例來說且并非限制，此退火工藝可包括將圖1E的半導體結構100暴露到介于約100°C與約500°C之間且更特定來說約200°C的溫度。所述退火工藝可導致形成如先前論述的互連件120(導電材料112和襯墊材料110)的材料的合金。退火之后，互連件120可包括導電材料112、襯墊材料110和合金的區域或可實質上包括所述合金。
[0039]為了簡單起見，參看圖1A到圖1E所描述的方法說明一種形成單一互連件120的方法。然而，如所屬領域的技術人員將理解，可使用參看圖1A到圖1E所描述的方法而形成多個互連件或金屬布線的網絡(例如，金屬化層)。如所屬領域的技術人員將理解，互連件120可存在于各種半導體裝置中。舉例來說，互連件120可用于電連接有源裝置，例如，晶體管、電容器等。互連件120可包括電連接這些有源裝置的金屬布線的網絡的一部分。
[0040]圖2A到圖2E為說明另一種形成互連件的方法的實施例的半導體結構200的簡化的部分橫截面圖。如圖2A中所展示，可形成半導體結構200，半導體結構200包括上覆于襯底202上的材料204中的開口 206。開口 206可具有小于約IOOnm且更特定來說小于約20nm的寬度w2。開口 206可暴露材料204或(如果存在)任選電極材料208的表面，任選電極材料208安置于材料204與襯底202之間。可使用用于形成圖1A中所展示的半導體結構100的實質上相同的方法而形成圖2A中所展示的半導體結構200。盡管圖2A到圖2E指示存在電極材料208，但應理解，電極材料208為任選的且材料204可在開口 206至少部分地延伸穿過材料204的情況下與襯底202直接接觸。
[0041]參看圖2B，可在半導體結構200上方(即，材料204和(如果存在)電極材料208中的每一者的所暴露表面上方)形成導電材料212。可使用例如化學氣相沉積工藝、物理氣相沉積工藝或物理沉積工藝的常規沉積工藝而由銀(Ag)或銀(Ag)合金形成導電材料212。常規氣相沉積工藝(例如，化學氣相沉積和物理氣相沉積)無法有效地在窄的開口(例如，具有小于或等于20nm的至少一個尺寸的開口)中沉積銀。因此，在開口 206的至少一個尺寸(即，寬度w2)小于或等于約20nm的實施例中，可使用濺鍍工藝以在開口 206內形成導電材料212。以非限制性實例來說明，可實質上在半導體結構200的整個所暴露表面上方保形地沉積導電材料212。導電材料212可形成有足以至少部分地填充開口 206的厚度。在沉積導電材料212之后，可保持開口 206的一部分未填充(S卩，未填充區域216)。舉例來說且并非限制，導電材料212可由銀形成且具有介于約5nm與約30nm之間且更特定來說介于約IOnm與約20nm之間的厚度。
[0042]參看圖2C，可在導電材料212的表面上方形成襯墊材料210。如將進一步詳細論述，可由促進粘附到可形成于完成的互連件上方的上電極(未圖示)和/或使所述上電極中的接觸電阻減小的材料形成襯墊材料210。舉例來說，可由鉬、招、錫、銅、銥、鈦、鎳、鈷、釕和銠中的至少一者形成襯墊材料210。可使用例如化學氣相沉積工藝、物理氣相沉積工藝或濺鍍工藝的常規沉積工藝而形成襯墊材料210。如圖2C中所展示，在導電材料212上方形成襯墊材料210之后，可保留開口 206的未填充區域216的一部分。舉例來說且并非限制，襯墊材料210可形成有介于約0.5nm與約20nm之間且更特定來說介于約Inm與約5nm之間的厚度。
[0043]可基于材料的所要比率來選擇襯墊材料210和導電材料212的厚度。在襯墊材料210包括鉬且導電材料212包括銀的實施例中，襯墊材料210對導電材料212的比率可小于或等于約I到2。
[0044]參看圖2D，在襯墊材料210 (以虛線展示)包括與導電材料212形成合金的材料的實施例中，可任選地執行退火工藝以形成導電材料212與襯墊材料210的合金。舉例來說，導電材料212可包括銀，襯墊材料210可包括例如鉬、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠的至少一種材料，所述至少一種材料與銀反應以形成合金。舉例來說且并非限制，所述退火工藝可包括將半導體結構200暴露到介于約100°C與約500°C之間且更特定來說約200°C的溫度。在所述退火工藝期間，可轉化導電材料212和襯墊材料210的至少一部分以形成包括合金的材料214 (以虛線展示)。材料214中的合金可包括襯墊材料210和導電材料212的實質上均質的混合物，或可為包括具有襯墊材料210對導電材料212的不同比率的區域的異質混合物。在襯墊材料210包括鉬且導電材料212包括銀的實施例中，半導體結構200可暴露到約200°C的溫度以使得鉬和銀組合以形成銀-鉬合金。襯墊材料210可至少實質上完全與導電材料212合金化以形成材料214，或襯墊材料210的一部分可保持上覆于材料214 上。
[0045]在襯墊材料210由不與導電材料212形成合金的材料形成的實施例中，可跳過退火工藝，且襯墊材料210可保留在導電材料212上方(如圖2C中所展示)。舉例來說，導電材料212可包括銀且襯墊材料210可包含鉭，且鉭可安置于銀上方。
[0046]可使半導體結構200的所暴露表面經受材料移除工藝，例如，呈化學機械拋光(CMP)工藝或機械拋光工藝的形式的所謂的拋光工藝，從而形成如圖2E中所展示的互連件220。舉例來說，所使用的工藝可用于移除導電材料212和(如果存在)材料114和/或上覆于材料204上的襯墊材料210 (圖2D)中的每一者的部分。此外，所述拋光工藝可用于將導電材料212、材料214和/或襯墊材料210中的至少一者再分配到開口 206的未填充區域216(圖2D)中，從而實質上完全填充開口 206。在不欲受任何特定理論約束的情況下，據信，可在拋光工藝期間將延展性材料(例如，導電材料212以及(任選地)襯墊材料210和/或材料214)機械推動或再分配到空隙(例如，開口 206的未填充區域216)中，從而填充開口 206的未填充區域216。然而，在拋光工藝期間施加于延展性材料上的機械應力可使延展性材料被拉出開口 206。可通過保持開口 206的一部分未填充且通過提高導電材料212與下伏材料(即，材料204或(如果存在)電極材料208)之間的粘附來實質上減小或消除這些機械應力。如先前參看圖1E所論述，所述拋光工藝可為化學機械拋光工藝或機械拋光工藝。
[0047]在形成互連件220之后，可任選地執行另一退火工藝。舉例來說且并非限制，所述退火工藝可包括將半導體結構200暴露到介于約100°C與約500°C之間的溫度，更特定來說，暴露到約200°C的溫度。所述退火工藝可導致形成如先前論述的導電材料212與襯墊材料210的合金。退火之后，互連件220可包括導電材料212、襯墊材料210和合金的區域或可實質上包括所述合金。
[0048]為了簡單起見，參看圖2A到圖2E所描述的方法說明一種形成單一互連件220的方法。然而，如所屬領域的技術人員將理解，可使用參看圖2A到圖2E所描述的方法而形成多個互連件或金屬布線的網絡(例如，金屬化層)。如所屬領域的技術人員將理解，互連件220可存在于各種半導體裝置中。舉例來說，互連件220可用于電連接有源裝置，例如，晶體管、電容器等。互連件220可包括電連接這些有源裝置的金屬布線的網絡的一部分。
[0049]圖3A到圖3D為半導體結構300的簡化的部分橫截面圖，其說明一種形成半導體裝置的導電元件(例如，導電橋式隨機存取存儲器(CBRAM)裝置的電極311)的方法的實施例。CBRAM可包括多個存儲器單元，所述多個存儲器單元中的一者展示于圖3A中。CBRAM單元330可包括存儲器材料309，所述存儲器材料309安置于第一電極308與第二電極311之間。舉例來說，如將進一步詳細描述，存儲器材料309可安置于下伏材料的表面上方或開口 306的所暴露表面上方。存儲器材料309和第二電極311可上覆于導電結構303上，所述導電結構303提供第一電極308與第二電極311之間的電連接。第二電極311可由銀形成。
[0050]盡管不欲受任何特定理論約束，但據信，歸因于導電橋的選擇性形成和分解而發生CBRAM單元330的操作，所述導電橋是通過銀電遷移到存儲器材料309中而形成。因此，在第二電極311的沉積期間，控制銀離子擴散到存儲器材料309中是重要的。
[0051]圖3B到圖3D說明一種形成圖3A中所展示的CBRAM單元330的方法的實施例。如圖3B1中所展示，可形成半導體結構300，半導體結構300包括電介質材料304中的開口306，開口 306上覆于層間電介質材料305中的導電結構303上，所述層間電介質材料305上覆于第一電極308上。可由例如鎢、鉬、氮化鈦(TiN)或鎳等導電材料形成第一電極308。可使用例如化學氣相沉積工藝或原子層沉積工藝等常規沉積工藝在襯底(未展示)上方形成第一電極308。半導體結構300可包括存儲器材料309，所述存儲器材料309上覆于導電結構303和層間電介質材料305的表面上。
[0052]可由例如氮化硅、二氧化硅或氮氧化硅形成層間電介質材料305。可使用例如化學氣相沉積工藝、原子層沉積工藝或物理氣相沉積工藝等常規沉積工藝在第一電極308上方形成層間電介質材料305。
[0053]可由例如氮化鈦、鎢、氮化鎢、鉭和氮化鉭中的至少一者的導電材料形成導電結構
303。可形成導電結構303，使的與第一電極308電連接。可使用常規技術而在層間電介質材料305中形成導電結構303，所述常規技術的細節為此項技術中已知且因此本文中未對其進行詳細描述。舉例來說，可使用常規金屬鑲嵌工藝以通過以下步驟在層間電介質材料305中形成導電結構303 ;在層間電介質材料305中形成渠溝；在層間電介質材料305上方形成導電材料以填充所述渠溝；以及執行化學機械拋光(CMP)工藝以移除上覆于層間電介質材料305上的導電材料的部分。
[0054]可由例如硒化鍺或硫化鍺的硫族化物材料或例如高k氧化物材料的氧化物材料形成存儲器材料309。適合的高k電介質材料的實例包括(但不限于)二氧化硅、氧化鉭、氧化鈦、氧化氮、氧化鋯和氧化鉿。舉例來說，可使用例如物理氣相沉積工藝、化學氣相沉積工藝或原子層沉積工藝的常規沉積工藝而沉積存儲器材料309。
[0055]可由例如氮化硅、正硅酸四乙酯(TEOS)、二氧化硅或氮氧化硅形成電介質材料
304。可使用例如化學氣相沉積工藝、原子層沉積工藝或物理氣相沉積工藝的常規沉積工藝而在層間電介質材料305和導電結構303上方形成電介質材料304。在一些實施例中，電介質材料304可形成為單體結構。在其它實施例中，電介質材料304可形成為包括如以虛線所展示的多個材料304A、材料304B、材料304C的堆疊結構。舉例來說，可由氮化硅形成材料304A和材料304C且可由正硅酸四乙酯形成材料304B。[0056]可通過使用例如集成電路制造技術中已知的常規光刻技術(例如，屏蔽和蝕刻)來移除電介質材料304的一部分而在電介質材料304中形成開口 306。經移除以形成開口306的電介質材料304的部分可上覆于導電結構303上以使得開口 306暴露導電結構303的表面和(任選地)鄰接導電結構303的所述表面的層間電介質材料305的表面。舉例來說且并非限制，開口 306可具有小于約IOOnm且更特定來說小于約20nm的寬度w3。
[0057]參看圖3B2，在形成電介質材料304和在電介質材料304中形成開口 306之后，可或者在電介質材料304的側壁以及導電結構303和層間電介質材料305的表面上方形成存儲器材料309。如先前參看圖3B1所論述，可使用例如物理氣相沉積工藝、化學氣相沉積工藝或原子層沉積工藝的常規沉積工藝而由例如硒化鍺或硫化鍺的硫族化物材料或例如高k氧化物材料的氧化物材料形成存儲器材料309。
[0058]在沉積存儲器材料309之后，可任選地執行退火工藝。舉例來說且并非限制，所述退火工藝可包括將半導體結構300暴露到介于約100°C與約500°C之間的溫度，且更特定來說，暴露到約200°C的溫度。
[0059]如圖3C中所展示，可在存儲器材料309上方形成包括銀的導電材料312。為了簡單起見，半導體結構300展示有存儲器材料309 (以虛線展示)，所述存儲器材料309安置于開口 306中的表面上方和電介質材料304的表面上方。然而，如所配置，存儲器材料309還可安置在層間電介質材料305與電介質材料304之間，如圖3B1中所展示。
[0060]使用例如物理氣相沉積(PVD)工藝或化學氣相沉積(CVD)工藝的常規氣相沉積工藝形成銀可在形成第二電極311期間導致銀不良擴散到存儲器材料309中。銀的此擴散可導致CBRAM裝置的單元間操作的變化性。因此，可使用常規濺鍍工藝而由銀(Ag)或銀合金形成導電材料312。舉例來說且并非限制，可實質上在存儲器材料309的整個所暴露表面上方保形地沉積導電材料312。導電材料312的厚度可使得開口 306的一部分保持未填充(即，未填充區域316)。舉例來說且并非限制，導電材料312可形成有介于約IOnm與約20nm之間的厚度。
[0061]參看圖3D，可在導電材料312的表面上方形成襯墊材料310。舉例來說，可由鉬、鉭、鋁(Al)、鉛(Sb)、銅、銥、鈦、鎳、鈷、釕和銠中的至少一者形成襯墊材料310。可使用例如化學氣相沉積工藝、物理氣相沉積工藝或濺鍍工藝的常規沉積工藝來形成襯墊材料310。舉例來說且并非限制，襯墊材料310可形成有介于約0.5nm與約20nm之間且更特定來說介于約Inm與約5nm之間的厚度。
[0062]從不需要的區域移除銀可為復雜的，這是因為當前尚未有相對于其它材料選擇性地移除銀的蝕刻劑。因此，如參看圖3D所描述，通過使半導體結構300的所暴露表面經受拋光工藝，可將材料(即，導電材料312和襯墊材料310)從電介質材料304的上表面推動或再分配到空隙(例如，開口 306的未填充區域316)中。在拋光工藝期間，可填充未填充區域316 (圖3C和圖3D)以形成圖3A中所展示的第二電極311。任選地，可接著執行退火工藝以形成導電材料312與襯墊材料310的合金。舉例來說，在襯墊材料310包含鉬、鋁(Al)、鉛(Sb)、銅、銥、鈦、鎳、鈷、釕和銠的實施例中，可執行退火工藝以形成合金。在沉積導電材料312之前執行退火工藝的實施例中，可在此階段跳過退火工藝。所述退火工藝可包括將半導體結構300暴露到介于約100°C與約500°C之間且更特定來說約200°C的溫度。舉例來說且并非限制，可由銀形成導電材料312，可由鉬形成襯墊材料310且可在退火工藝期間形成銀-鉬合金。大多數合金或實質上全部合金可位于與存儲器材料309的表面相對的互連件320的區域中以使得與存儲器材料309接觸或鄰接存儲器材料309的互連件320的區域實質上包括銀。
[0063]在圖3A到圖3D中，在CBRAM單元330中說明形成含銀導電元件（即，第二電極311)的方法的實施例。然而，如所屬領域的技術人員將理解，這些方法還可用于在眾多半導體結構和裝置中形成其它導電元件。
[0064]實例
[0065]實例I
[0066]在上覆于硅晶片的二氧化硅材料中形成多個渠溝。所述多個渠溝各自具有約50nm的深度。使用常規濺鍍工藝而在所述硅晶片的表面上方沉積銀。使用常規濺鍍涂布機執行所述濺鍍工藝。在所述硅晶片的表面上方濺鍍銀約兩分鐘，在此時間期間，銀的厚度達到約15nm。接著使用濺鍍涂布機在銀上方形成鉬。在所述硅晶片的表面上方濺鍍鉬約30秒，在此時間期間，鉬的厚度達到約6nm。
[0067]使用去離子水和常規拋光墊來對上面有銀和鉬的硅晶片執行機械拋光工藝。在機械拋光工藝期間不使用化學漿料。使用約100RPM的墊轉速來拋光鉬的表面。在機械拋光工藝之后，使用掃描電子顯微鏡（SEM)而觀察到：所述渠溝實質上以材料（例如，銀和鉬）填充。
[0068]接著使用常規工業烘箱執行退火工藝。將所述工業烘箱設定到200°C且將上面有銀和鉬的硅晶片放置于所述工業烘箱中約10分鐘。得到確認的是，后退火的銀-鉬合金實質上為平滑的，具有低阻值。
[0069]盡管本發明易受到各種修改和具有各種替代形式，但特定實施例已通過實例在圖式中加以展示且已在本文中加以詳細描述。然而，本發明并不意欲限于所揭示的特定形式。實情為，本發明欲涵蓋落入如通過隨附權利要求書和其法定等效物界定的本發明的范圍內的所有修改、等效物和替代物。
【權利要求】
1.一種形成半導體結構的方法，其包含: 在包含由電介質材料的側壁界定的至少一個開口的結構上方形成第一導電材料； 在所述第一導電材料上方形成第二導電材料；以及 進行下列操作中的至少一者:將所述結構退火以形成包含所述第一導電材料和所述第二導電材料的至少一部分的材料；以及執行拋光工藝以實質上將所述第一導電材料和所述第二導電材料中的至少一者再分配到所述至少一個開口的未填充區域中。
2.根據權利要求1所述的方法，其中在包含由電介質材料的側壁界定的至少一個開口的結構上方形成第一導電材料包含:在所述電介質材料的所述側壁上方和在所述側壁之間的電極的表面上方形成所述第一導電材料。
3.根據權利要求1所述的方法，其中在包含由電介質材料的側壁界定的至少一個開口的結構上方形成第一導電材料包含:在具有小于約20nm的至少一個尺寸的所述至少一個開口上方形成所述第一導電材料。
4.根據權利要求1所述的方法，其中在所述第一導電材料上方形成第二導電材料包含:在所述第一導電材料上方形成銀而并不實質上填充所述至少一個開口。
5.根據權利要求1所述的方法，其中將所述結構退火以形成包含所述第一導電材料和所述第二導電材料的至少一部分的材料包含:將所述結構退火以形成包含銀和鉭的混合物的材料。
6.根據權利要求1所述的方法，其中將所述結構退火以形成包含所述第一導電材料和所述第二導電材料的至少一部分的材料包含:將所述結構退火以形成包含由銀與鉬、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠`中的至少一者組成的合金的材料。
7.根據權利要求1所述的方法，其中將所述結構退火以形成包含所述第一導電材料和所述第二導電材料的至少一部分的材料包含:將所述結構暴露到介于約200°C與約600°C之間的溫度。
8.根據權利要求1所述的方法，其中執行拋光工藝以實質上將所述第一導電材料和所述第二導電材料中的至少一者再分配到所述至少一個開口的未填充區域中包含下列操作中的至少一者:以所述第一導電材料和所述第二導電材料中的至少一者來實質上填充所述至少一個開口 ；以及將材料從鄰接所述至少一個開口的所述電介質材料的表面移除。
9.根據權利要求1所述的方法，其中執行拋光工藝以將所述第一導電材料和所述第二導電材料中的至少一者再分配到所述至少一個開口的未填充區域中包含:使用由水組成的液體組份來執行所述拋光工藝。
10.根據權利要求1所述的方法，其進一步包含在包含由所述電介質材料的側壁界定的所述至少一個開口的所述結構上方形成存儲器材料。
11.根據權利要求10所述的方法，其中在所述結構上方形成存儲器材料包含:在所述結構上方形成硫族化物材料和氧化物材料中的至少一者。
12.根據權利要求10所述的方法，其中在所述結構上方形成存儲器材料包含:在所述結構上方形成硫化鍺、硒化鍺、二氧化硅、氧化鉭、氧化鈦、氧化氮、氧化鋯，和氧化鉿中的至少一者。
13.根據權利要求1所述的方法，其中在包含由電介質材料的側壁界定的至少一個開口的結構上方形成第一導電材料包含:形成具有介于1:1與約20: I之間的縱橫比的所述至少一個開口。
14.根據權利要求1所述的方法，其中在結構上方形成第一導電材料包含:在所述結構上方形成包含銀的所述第一導電材料。
15.根據權利要求1所述的方法，其中在結構上方形成第一導電材料包含:在所述結構上方形成包含鉬、鉭、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠中的至少一者的所述第一導電材料。
16.根據權利要求1所述的方法，其中在所述第一導電材料上方形成第二導電材料包含:在所述第一導電材料上方形成包含銀的所述第二導電材料。
17.根據權利要求1所述的方法，其中在所述第一導電材料上方形成第二導電材料包含:在所述第一導電材料上方形成包含鉬、鉭、鋁、錫、銅、銥、鈦、鎳、鈷、釕和銠中的至少一者的所述第二導電材料。
18.—種半導體結構，其包含: 導電結構，其上覆于電極上； 硫族化物材料和氧化物材料中的至少一者，其與所述導電結構接觸；以及導電材料，其上覆于硫族化物材料和氧化物材料中的所述至少一者上，所述導電材料包含銀和鉭以及包含另一材料的至少一個區域。
19.根據權利要求18所述的半導體結構，其中所述導電材料包含上覆于所述銀上的鉭。
20.根據權利要求18或19所述的半導體結構，其中上覆于所述電極上的所述導電結構包含銀與鉬、鋁、錫、銅、銥、 鈦、鎳、鈷、釕和銠中的至少一者的合金。
【文檔編號】H01L21/28GK103503116SQ201280018861
【公開日】2014年1月8日 申請日期:2012年3月13日 優先權日:2011年3月17日
【發明者】山·D·唐, 斯科特·E·西里斯, 惠特尼·L·韋斯特, 羅布·B·古德溫, 尼尚特·辛哈 申請人:美光科技公司