具有改進的溝道堆棧的半導體結構及其制備方法
【專利摘要】一種用于制造具有溝道堆棧的半導體結構的方法，包括在PMOS晶體管元件（116）和NMOS晶體管元件（106）的柵極下方形成屏蔽層（120、110）；在屏蔽層上形成閾值電壓控制層（122、112）；并且在閾值控制層上形成外延溝道層（124）。PMOS晶體管元件和NMOS晶體管元件的外延溝道層的至少一部分被形成為公共的均厚層。PMOS晶體管元件（116）的屏蔽層（120）可包括銻作為摻雜材料，該摻雜材料可在形成外延溝道層之前或之后被插入到該結構中。
【專利說明】具有改進的溝道堆棧的半導體結構及其制備方法
【技術領域】
[0001]本公開大致涉及半導體器件及制造工藝，并且更具體地涉及一種具有改進的溝道堆棧(channel stack)的半導體結構及其制造方法。
【背景技術】
[0002]通常在被摻雜以包含遷移電荷載體的半導體襯底上制造場效應晶體管。當作為活化過程的結果而被合并入半導體襯底晶格時，摻雜劑原子可以是電子供體或電子受體。一種活化的供體原子向材料轉移弱結合的價電子，從而產生過量的負電荷載體。這些弱結合的電子可相對自由地在半導體襯底晶格中移動，便于在存在由柵極端子施加的電場的情況下傳導。類似地，活化的受體產生被稱為空穴的遷移正電荷載體。摻雜有供體雜質的半導體被稱為η型，而那些摻雜有受體雜質的半導體被稱為P型。與硅半導體襯底結合使用的常見η型供體原子包括砷、磷和銻。
[0003]相對于重要參數(例如閾值電壓或溝道遷移率)，用于柵極下方摻雜層的半導體襯底摻雜的摻雜注入或原位摻雜生長參數對于FET器件的最優性能來說是關鍵的。然而，注入工具的限制、所要求的熱處理條件和材料或工藝上的變化能夠容易導致摻雜材料從初始注入位置的不期望的擴散，降低了性能或甚至妨礙可靠的晶體管操作。使用共摻雜注入工藝時尤其如此，因為不同的摻雜劑類型具有不同的固態擴散常數和對工藝條件的不同響應。
[0004]成本經濟的電子制造需要在納米尺度是可靠的晶體管結構和制造工藝，并且不需要昂貴的或不可獲得的工具或工藝控制條件。盡管難以平衡控制晶體管電氣性能的各種可變因素，找到產生可接受的電氣特性(如電荷載體遷移率和閾電壓電平)的合適的晶體管摻雜結構和制造技術是這樣的商業上有用的晶體管的關鍵方面。
【發明內容】
[0005]根據前面所述，本領域技術人員可以理解，需要一種技術來制造改進的晶體管器件，該器件通過在無摻雜的(本征)溝道層下方產生若干個精確摻雜層來提供閾值電壓控制和改進的操作性能，無摻雜的溝道層可以外延生長在摻雜層上。這些摻雜層和/或本征溝道層可以被形成為延伸跨過多個晶體管的均厚層(blanket layer)，并且可以隨后通過淺溝槽隔離等來改變該均厚層，以將晶體管分離成塊或單獨元件。根據以下公開，提供了一種具有改進的溝道堆棧的摻雜半導體結構及其制造方法，該摻雜半導體結構基本上消除了或大大減少了與傳統晶體管器件設計相關的缺點和問題。
[0006]根據本發明的一實施例，提供了一種用于制造具有溝道堆棧的半導體結構的方法，該方法包括在晶體管元件的柵極下方形成屏蔽層(screening layer),在晶體管元件的屏蔽層上方形成閾值電壓控制層，并在晶體管元件的閾值控制層上形成外延溝道層。用于PMOS晶體管元件的屏蔽層包括銻作為摻雜材料，該摻雜材料可以在形成外延溝道層之前或之后被插入到所述結構中。如在說明書中更詳細地公開地那樣，所選擇的單摻雜或共摻雜原子的濃度和類型、摻雜注入或原位生長條件，以及特定摻雜分布、退火曲線和晶體管結構都是被選擇以維持比傳統晶體管更可靠的器件。
[0007]本公開的實施例可以具有這些優點中的某些或全部,或者不包括這些優點。根據下方的附圖、說明書和權利要求，對本領域技術人員來說，其他技術優點可以是顯而易見的。
【專利附圖】
【附圖說明】
[0008]為了更完整地理解本發明，參照結合附圖做出的以下描述，其中相同的附圖標記表不相同的部件，其中:
[0009]圖1A到圖1K示出了具有溝道堆棧的半導體結構的制造工藝，其使用均厚溝道和淺溝槽隔離的最后方法(last approach)；
[0010]圖2A至圖21示出了具有溝道堆棧的半導體結構的制造工藝，其使用均厚溝道和淺溝槽隔離的第一方法(first approach)；
[0011]圖3A至31示出了具有溝道堆棧的半導體結構的制造工藝，其使用多個均厚外延層和淺溝槽隔離的最后方法；
[0012]圖4示出了用于晶體管元件的屏蔽層中的砷和銻的垂直摻雜分布；
[0013]圖5示出了砷和鋪的Id-off和Id-on的比較圖；
[0014]圖6示出了在外延溝道層的不同摻雜濃度和各種厚度下的晶體管元件屏蔽層中銻的Id-off和Id-on的比較圖；
[0015]圖7示出了在溝道層外延生長之后注入的不同摻雜劑濃度下的晶體管元件屏蔽層中使用的銻的Id-off和Id-on的比較圖；
[0016]圖8示出了模擬的摻雜分布，其中銻和砷被注入以建立屏蔽層和閾值電壓控制層；
[0017]圖9示出了模擬的摻雜分布，其中銻和砷在各種退火溫度下在外延溝道層形成之前被注入；
[0018]圖10示出了類似圖9的摻雜分布，其中退火溫度是恒定900°C，但采用不同的退火時間；
[0019]圖11示出了具有與圖9相同的條件的模擬摻雜分布，但具有在800°C的退火溫度下IOkeV的更高能量砷注入；
[0020]圖12是類似圖11的摻雜分布，但具有比銻注入能量更高的砷注入能量；
[0021]圖13示出了模擬的摻雜分布，其中銻在沉積外延溝道層之前被注入，接著是在沉積外延溝道層之后進行第二次銻注入；
[0022]圖14示出類似圖13的摻雜分布，但第二次銻注入是在較低的能量下進行。【具體實施方式】
[0023]多種方法可以用來構建具有溝道堆棧的晶體管元件，該溝道堆棧具有用于屏蔽柵極上的電荷的屏蔽層、用于調節晶體管元件的閾值電壓的閾值電壓控制層、以及用于高遷移率和減小的隨機摻雜波動性能的本征溝道。每種方法具有不同的優點和缺點。通常，當在半導體管芯上構建晶體管元件時考慮兩種折衷，即工藝中步驟的數量(涉及制造成本)和溝道形成(涉及晶體管性能)。較少的掩模步驟和需要用來構建一個設計的總步驟轉化為更低的構建成本。在制造工藝的熱循環中較晚形成溝道有利于控制溝道摻雜分布，以及避免不希望的污染物從晶體管設計的其它部分擴散進入該溝道。
[0024]圖1A至IK示出了用于形成具有晶體管元件的結構100的均厚溝道和淺溝槽隔離的最后方法，該晶體管元件具有三層溝道堆棧以優化整體晶體管性能。在圖1A中，該工藝開始，其中P+襯底101和形成在其上的P-硅外延層102用于結構100。最初的圖案化是通過形成光刻膠掩模104和蝕刻移除光刻膠掩模104的預期部分以暴露用于第一晶體管元件(在此實例中為NMOS晶體管)的區域106來執行的。在圖1B中，進行離子注入以形成P阱區108。進行另一離子注入，以形成屏蔽層110。進行另一離子注入，以形成閾值電壓控制層112。可替代地，閾值電壓控制層112可以通過從屏蔽層110的擴散而形成。
[0025]在圖1C中，光刻膠層104被移除，并且新的光刻膠層114被圖案化，以暴露用于第二晶體管元件的區域116，在此實例中第二晶體管元件為PMOS晶體管。在圖1D中，進行離子注入以形成η阱區118。進行另一離子注入，以形成屏蔽層120。進行另一離子注入，以形成閾值電壓控制層122。可替代地，閾值電壓控制層122可以通過從屏蔽層120的擴散而形成。
[0026]在圖1E中，光刻膠層114被移除，跨越PMOS晶體管116和NMOS晶體管106生長本征娃的外延層124。外延層124成為用于PMOS晶體管116和NMOS晶體管106中的每一個的溝道。在圖1F中，用于從NMOS晶體管116隔離開PMOS晶體管106的初始步驟的執行是通過在外延層124上沉積墊氧化物(pad oxide)層126、在墊氧化物層126上沉積氮化物層128、以及將光刻膠掩模130圖案化，以留下暴露區域132用于淺溝槽隔離區。
[0027]在圖1G中，氮化物隔離層128、氧化物墊層126、外延層124、閾值電壓控制層112和122、屏蔽層110和120、η阱區118、ρ阱區108及硅外延層102和襯底101的部分在區域132中被刻蝕掉，以留下溝槽。在圖1H中，光刻膠掩模130被除去，并且使襯里(liner)134生長在結構100上并且到該溝槽中。
[0028]在圖1I中，溝槽被填充有氧化物，以建立淺溝槽隔離區136。執行回流退火，以使結構100中的空隙最小化，并且執行固化退火，以便使結構100致密化和硬化并在其中產生所需的應力。然后執行平面化工藝，以降低到氮化物隔離層128。在圖1J中，氮化物隔離層128和墊氧化物層126被蝕刻掉。在圖1K中，使用具有側墻142的常規的柵疊堆棧138和140形成、源極/漏極形成(144、146、148和150)以及硅化物形成152，來完成PMOS晶體管116和NMOS晶體管106。
[0029]圖2A至圖21示出了用于形成具有晶體管元件的結構200的均厚溝道和淺溝槽隔離的第一方法，該晶體管元件具有三層溝道堆棧，以優化整體晶體管性能。在圖2A中，該工藝開始，其中P+襯底201和形成在其上的P-硅外延層202用于結構200。用于隔離晶體管元件的最初步驟是通過在結構200上沉積墊氧化物層226、在墊氧化物層226上沉積氮化物層228、并使光刻膠掩模230圖案化，以便留下用于淺溝槽隔離區的暴露區域232來執行的。氮化物隔離層228、氧化物墊層226、硅外延層202和襯底201的部分在區域232中被蝕刻掉，以留下溝槽。在圖2B中，光刻膠掩模230被除去，并且使襯里234生長在結構200上并且到該溝槽中。
[0030]在圖2C中，溝槽被填充有氧化物，以建立淺溝槽隔離區236。執行回流退火，以使結構200中的空隙最小化，并且執行固化退火，以便使結構200致密化和硬化，并在其中產生所需的應力。然后執行平面化工藝，以降低到氮化物隔離層228。在圖2D中，氮化物隔離層228和墊氧化物層226被蝕刻掉。最初的圖案化是通過形成光刻膠掩模204和蝕刻移除光刻膠掩模204的預期部分，以暴露用于第一晶體管元件的區域206，在此實例中第一晶體管元件為NMOS晶體管。
[0031]在圖2E中，執行離子注入以形成ρ阱區208。執行另一離子注入，以形成屏蔽層210。執行另一離子注入，以形成閾值電壓控制層212。可替代地，閾值電壓控制層212可以通過從屏蔽層210的擴散而形成。
[0032]在圖2F中，光刻膠層204被移除，并且新的光刻膠層214被圖案化，從而暴露用于第二晶體管元件的區域216，在此實例中第二晶體管元件為PMOS晶體管。在圖2G中，執行離子注入以形成η阱區218。執行另一離子注入，以形成屏蔽層220。執行另一離子注入，以形成閾值電壓控制層222。可替代地，閾值電壓控制層222可以通過從屏蔽層220的擴散而形成。
[0033]在圖2Η中，光刻膠層214被移除，并且使本征硅的外延層224跨越PMOS晶體管216和NMOS晶體管206生長。接著移除形成在淺溝槽隔離區域236上的那部分外延層224。可替代地，可使單獨的外延層224分別生長以用于PMOS晶體管216和NMOS晶體管206。以此方式，不同厚度的外延層224可以形成在不同的晶體管元件之間。另外，可以任選地執行跨越所有晶體管元件的具有一個厚度的均厚外延溝道生長(具有淺溝槽隔離區域236上的移除)的組合，接著執行僅針對那些被期望為具有比結構200中其它晶體管元件更厚的外延層224的晶體管元件的選擇性的對外延層224的附加生長，以形成在它們的各自外延層224具有不同厚度的晶體管元件。作為一個例子，特定的晶體管元件可以使其溝道層以25nm的外延生長開始，以便在制造工藝之后以IOnm厚度的溝道層結束。另一晶體管元件可以使其溝道層開始于更大厚度的外延生長，以便在制造工藝完成之后獲得更大的最終厚度。
[0034]在圖21中，使用具有側墻242的常規的柵極堆棧238和240形成、源極/漏極形成(244、246、248和250)以及硅化物形成252來完成PMOS晶體管216和NMOS晶體管206。
[0035]圖3A至圖31示出了用于形成具有晶體管元件的結構300的多個均厚外延層和淺溝槽隔離的最后方法，該晶體管元件具有三層溝道堆棧，以優化整體晶體管性能。該工藝開始于圖3A，其中P+襯底301和形成在其上的P-硅外延層302用于結構300。最初的圖案化是通過形成光刻膠掩模304和蝕刻移除光刻膠掩模304的預期部分從而暴露用于第一晶體管元件的區域306來執行的，在此實例中第一晶體管元件為NMOS晶體管。可選地，均厚屏蔽層(未示出)可以是在光刻膠掩模304的圖案化之前外延生長或沉積在結構300上。在圖3B中，執行離子注入以形成ρ阱區308。執行另一離子注入，以在ρ阱區308中或在可選的均厚外延層中與NMOS晶體管元件306相關聯的那部分中形成屏蔽層310。
[0036]在圖3C中，光刻膠層304被移除，并且新的光刻膠層314被圖案化，從而暴露用于第二晶體管元件的區域316，在此實例中第二晶體管元件為PMOS晶體管。在圖3D中，執行離子注入以形成η阱區318。執行另一離子注入，以在η阱區318中或在可選的均厚外延層中與PMOS晶體管元件316相關聯的那部分中形成屏蔽層320。
[0037]在圖3Ε中，光刻膠層314被移除，使本征硅的外延層323跨越PMOS晶體管316和NMOS晶體管306生長。外延層323將變成分別用于PMOS晶體管316和NMOS晶體管306中的每個的單獨的閾值電壓控制層322和312。新的光刻膠層305被圖案化，以暴露NMOS晶體管306。在圖3F中，使外延層323的暴露部分受到離子注入，以形成用于NMOS晶體管306的閾值電壓控制層312。
[0038]在圖3G中，光刻膠層305被移除，并且新的光刻膠層325被圖案化，從而暴露PMOS晶體管元件316。在圖3H中，使外延層323的暴露部分受到離子注入，以形成用于PMOS晶體管316的閾值電壓控制層322。
[0039]在圖31中，光刻膠層325被移除，使本征硅的外延層324跨越PMOS晶體管116和NMOS晶體管106生長。外延層324變成用于PMOS晶體管316和NMOS晶體管306中的每個的溝道。可以如關于圖1F至IK的上文所示和描述的那樣，來執行隔離和進一步處理。
[0040]盡管未示出，可以類似于關于圖2A至2D的上文所示和描述的那樣，來在P+襯底301和P-硅外延層302上實施淺溝槽隔離第一工藝。接著，可以如上文所述那樣形成均厚外延層，以便隨后建立屏蔽層、閾值電壓控制層、以及用于PMOS晶體管元件116和NMOS晶體管元件106的溝道層。需要額外的步驟來除去形成于隔離區上的任何外延層。
[0041]在上述每個工藝中，可以以不同的方式來執行屏蔽層和閾值電壓控制層的形成。可以通過到P阱區中的離子注入、通過摻雜材料原位沉積或生長、或通過本征硅外延生長接著進行離子注入，來形成屏蔽層。可以通過摻雜材料原位沉積或生長、或通過本征硅外延生長接著進行離子注入，來形成閾值電壓控制層。通過本征硅外延生長來形成溝道層。
[0042]在各制造工藝中被用于PMOS晶體管元件的屏蔽層的材料可包括砷、磷和/或銻。當將砷用于PMOS晶體管元件時，砷的離子注入在溝道層的外延生長之前進行(并且也在執行該工藝步驟的閾值電壓控制層的外延生長之前進行)。為了防止屏蔽層材料的擴散，可以使用具有較低擴散特性的材料。對于PMOS晶體管元件，在制造工藝的熱循環中，銻的擴散小于砷。使用銻解決了屏蔽層中的材料擴散到外延溝道層中的問題。
[0043]圖4示出了砷和銻的垂直摻雜分布700。由于銻具有比砷更低的擴散，在相同的摻雜能量和摻雜劑濃度下，與砷相比，銻的屏蔽摻雜分布更尖銳。針對相同厚度的外延溝道層，銻的這一更尖銳的摻雜分布導致比在砷作為屏蔽注入物的情況下將實現的漏電流更高的漏電流(Id-off)。圖5示出了針對砷和銻的Id-off和Id-on的比較圖800。砷提供了比銻更小的漏電流。針對銻的漏電流在較高注入能量下變得更差。然而，漏電流的改進是通過將砷加入銻注入物中而實現的。
[0044]能夠減小針對銻的漏電流的另一種方式是減小厚度，或者與NMOS晶體管元件相t匕，PMOS晶體管元件的外延溝道層具有更小的厚度。圖6示出了在不同摻雜濃度和不同厚度的外延溝道層下針對銻的Id-off和Id-on的比較圖900。通常，當外延溝道層的厚度從最薄變到最厚，使用銻注入物的漏電流從相對較低的水平增加到相對較高水平。因此，外延溝道層厚度的減小導致使用銻屏蔽注入物的晶體管元件的漏電流的減小。
[0045]盡管外延溝道層的厚度減少是可實現的，但是實施到制造過程中是成本很高的。雖然上文已經討論了提供得到不同外延溝道層厚度的能力的技術，這樣的技術仍然導致制造過程中執行的附加步驟。一種為了針對銻屏蔽注入物來避免減小外延溝道層厚度的技術是在用于PMOS晶體管元件的外延溝道層生長之后注入銻屏蔽。與砷相比，銻的減少的蔓延和擴散，使得能夠在epi技術之后使用這種注入，實現可接受的摻雜分布。通過在溝道層的外延生長之前，注入或以其它方式形成用于NMOS晶體管元件的屏蔽層，通過本征硅外延生長形成所述溝道層，然后將PMOS晶體管元件的屏蔽層注入穿過外延溝道層，能夠將該技術集成到全CMOS工藝和上述的多種工藝中。圖7示出了針對溝道層外延生長之后注入的不同摻雜濃度下的銻的Id-off和Id-on的比較圖1000。正如可以看到的，相比于外延溝道形成之前注入的砷，漏電流的減小是通過該工藝獲得的。當銻在外延溝道層形成后被注入時，在足夠高的注入能量的情況下，銻的峰值可以位于外延溝道層表面下方10至30nm處。當使用2el3原子/cm2的摻雜濃度或比具有較高摻雜濃度的穿過外延溝道層注入的銻更低的摻雜濃度時，能夠得到更好的結果。
[0046]另一種替代的工藝是使用利用銻和較快擴散η型摻雜物(例如砷)的雙注入，這二者在外延溝道層的沉積或其它形成之前完成。相比于僅用銻，將砷擴散到閾值電壓控制層中將增加閾值電壓并減小漏電流。砷的注入能量通常是等于或小于銻的注入能量。砷的摻雜濃度可以被選擇，以使得摻雜分布峰值濃度等于或小于銻摻雜濃度的摻雜分布峰值濃度。盡管被公開為銻屏蔽層和砷閾值電壓控制層，可以期望的是具有砷屏蔽層和銻閾值電壓控制層。
[0047]在銻注入之后執行退火步驟以改善銻摻雜劑的活化也可以是很有用的。該退火步驟通常為950°C至1050°C的范圍，其持續時間從幾毫秒到幾秒鐘。在形成外延溝道層之前，在砷注入之后執行退火步驟也可以是很有用的。該退火步驟通常為800°C至1000°C的范圍，其持續時間從幾毫秒到幾秒鐘。
[0048]圖8示出了模擬的摻雜分布，其中銻在20keV的能量下被注入，摻雜濃度為1.5el3原子/cm2，砷在IkeV的能量下被注入，摻雜濃度為5el2原子/cm2，并且在800°C的溫度下執行退火，持續時間是一秒。虛線示出了組合的砷-銻注入。圖9示出了模擬的摻雜分布，其中銻在IOkeV的能量下被注入，摻雜濃度為1.5el3原子/cm2，從而形成屏蔽層，砷在4keV的能量下被注入，摻雜濃度為5el2原子/cm2，從而形成閾值電壓控制層，并且在800°C至1000°C的溫度下恒定退火時間是一秒。圖10示出了類似的摻雜分布，其中退火溫度是恒定的900°C，但采用不同的退火時間。圖11示出了除了具有在800°C的退火溫度下更高能量的砷注入能量IOkeV之外，具有與圖9相同的條件模擬的摻雜分布。圖12是類似的摻雜分布，除了具有20keV的砷注入能量，高于IOkeV的銻注入能量。虛線示出了組合注入的分布。
[0049]銻的分布基本上不會由退火改變。砷退火具有減少了進入后續形成的外延溝道層中的砷擴散的效果。較高的退火溫度和較長的退火持續時間對于抑制砷擴散到外延溝道層中是更有效的，而較低的退火溫度和較短的退火持續時間允許更多的擴散。因此，通過控制砷的擴散，退火溫度和時間可以用來設置閾值電壓。該砷退火步驟可結合銻退火步驟來完成或作為單個退火而沒有銻退火來完成。該外延溝道層可以在退火后隨后被沉積。
[0050]另一種替代的工藝是在外延溝道層形成之前用銻注入或以其它方式形成屏蔽層，然后在外延溝道層形成后注入銻。執行該工藝來調整PMOS晶體管元件的閾值電壓。圖13示出了模擬的摻雜分布，其中在沉積外延溝道層之前，在1.5el3原子/cm2的摻雜濃度下以20keV的能量注入銻，接著在沉積20nm的外延溝道層之后，在1.0el3原子/cm2的摻雜濃度下以30keV的能量注入銻。圖14示出了類似的摻雜分布，除了具有在20keV的能量下的第二次銻注入之外。也可以在外延溝道層形成后注入砷，而不是銻，盡管對于該技術，銻的尖銳摻雜分布是更好的。
[0051]圖8至圖14中使用的20nm的外延厚度是用于說明的目的。如在特定情況下設備性能所需要的那樣，外延層的厚度可以大于或小于20nm。
[0052]盡管已經參照特定實施例詳細描述了本公開，但應當理解的是，可以進行各種其他改變、替代和變更，而不脫離本發明的精神和所附權利要求的范圍。例如，盡管未示出，分接到晶體管元件的阱區的主體分接頭可以被形成，以提供進一步的閾值電壓控制。雖然本公開包括參照特定工藝排序的描述，也可以遵循其他工藝排序，而且可執行其它附帶的工藝步驟，以實現這里所討論的最終結果。此外，一組附圖中所示的工藝步驟也可以根據需要被并入到另一組附圖中。
[0053]本領域技術人員可以發現許多其它改變、替代、變化、變更和修改，并且本公開旨在包括如落在所附權利要求的精神和范圍內的所有這些改變、替換、變化、變更和修改。此夕卜，本公開并不旨在以任何方式受限于說明書中的未否則被反映在所附權利要求中的任何表述。
【權利要求】
1.一種用于制造具有溝道堆棧的半導體結構的方法，包括: 在PMOS晶體管元件的柵極下方形成屏蔽層； 在所述PMOS晶體管元件的所述屏蔽層上方形成包含銻的閾值電壓控制層； 在所述PMOS晶體管元件的所述閾值控制層上形成外延溝道層； 在NMOS晶體管元件的柵極下方形成屏蔽層； 在所述NMOS晶體管元件的所述NMOS晶體管元件的所述屏蔽層上形成閾值電壓控制層； 在所述NMOS晶體管元件的所述閾值控制層上形成外延溝道層；并且 其中，所述PMOS晶體管元件的所述外延溝道層具有與所述NMOS晶體管的所述外延溝道層不同的厚度，其中所述厚度根據相 應的柵極與閾值電壓控制層之間的距離來測量。
2.如權利要求1所述的方法，其中，形成所述閾值電壓控制層包括從所述PMOS晶體管元件的所述屏蔽層擴散銻。
3.如權利要求1或權利要求2所述的方法，其中，形成所述PMOS晶體管元件的所述屏蔽層包括注入砷和銻兩者。
4.如權利要求1-3中的任一項所述的方法，其中，所述PMOS晶體管元件和所述NMOS晶體管元件的至少其中之一的所述閾值電壓控制層和所述外延溝道層是在沒有離子注入的情況下形成的。
5.如權利要求1至4中的任何一項所述的方法，還包括: 在形成所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層之后，形成分離所述PMOS晶體管元件和所述NMOS晶體管元件的隔離區。
6.一種具有溝道堆棧的半導體結構，包括: PMOS晶體管元件，其具有在柵極下方的屏蔽層、在所述屏蔽層上方的含有銻的閾值電壓控制層、以及在所述閾值電壓控制層上的外延溝道層； NMOS晶體管元件，其具有在柵極下方的屏蔽層、在所述屏蔽層上的閾值電壓控制層、以及在所述閾值控制層上的外延溝道層；并且 其中，所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層的至少一部分是公共的均厚層。
7.如權利要求6所述的半導體結構，其中，所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層具有不同的厚度。
8.如權利要求6或權利要求7所述的半導體結構，其中，所述PMOS晶體管元件的所述閾值電壓控制層是通過穿過其外延溝道層的離子注入、在所述屏蔽層上的銻注入和/或從所述屏蔽層的銻擴散中的一種或多種而形成的。
9.如權利要求6至8中的任一項所述的半導體結構，還包括: 分離所述PMOS晶體管元件和所述NMOS晶體管元件的隔離區，所述隔離區形成于所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層之后。
10.如權利要求6至9中的任一項所述的半導體結構，其中，所述PMOS晶體管元件的所述屏蔽層和所述閾值電壓控制層的至少其中之一包含砷。
11.如權利要求6至10中的任一項所述的半導體結構，還包括: 耦接到所述PMOS晶體管元件和所述NMOS晶體管元件的至少其中之一的阱區的主體分接頭。
12.—種具有溝道堆棧和柵極的半導體結構，包括: PMOS晶體管元件，其具有高摻雜的屏蔽層，所述屏蔽層具有第一峰值摻雜濃度，所述屏蔽層被注入在襯底中、在所述柵極之下的大于10納米的深度處；以及 閾值電壓控制層，其包括防擴散銻摻雜劑，所述閾值電壓控制層是通過從所述屏蔽層的擴散以及直接注入中的至少一種而形成的，其中，所述閾值電壓控制層具有比所述高摻雜屏蔽層的所述第一峰值摻雜濃度小的第二峰值摻雜濃度。
13.如權利要求12所述的半導體結構，還包括: NMOS晶體管元件，其具有形成在所述柵極下方的高摻雜屏蔽層、形成所述屏蔽層上的閾值電壓控制層、以及形成在所述閾值電壓控制層上的外延溝道層。
14.如權利要求13所述的半導體結構，其中，所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層的至少一部分被形成為公共的均厚層。
15.如權利要求13或權利要求14所述的半導體結構，其中，所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層的至少一部分被形成為獨立生長的單獨外延層。
16.如權利要求13至15中的任一項所述的半導體結構，其中，所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層具有不同的厚度。
17.如權利要求12至 16中的任一項所述的半導體結構，其中，所述PMOS晶體管元件的所述閾值電壓控制層是通過穿過其外延溝道層的離子注入而形成的。
18.如權利要求12至16中的任一項所述的半導體結構，其中，所述閾值電壓控制層是通過在屏蔽層上的銻注入和從所述屏蔽層的銻擴散中的一種而形成的，其中所述外延溝道層的厚度是由所述柵極與所述閾值電壓控制層之間的距離來設置的。
19.如權利要求13至18中的任一項所述的半導體結構，還包括: 分離所述PMOS晶體管元件和所述NMOS晶體管元件的隔離區，所述隔離區形成于所述PMOS晶體管元件和所述NMOS晶體管元件的所述外延溝道層之后。
20.如權利要求13所述的半導體結構，還包括: 耦接到所述PMOS晶體管元件和所述NMOS晶體管元件的至少其中之一的阱區的主體分接頭。
【文檔編號】H01L21/8238GK103460372SQ201280017397
【公開日】2013年12月18日 申請日期:2012年2月29日 優先權日:2011年3月3日
【發明者】P·E·格雷戈里, L·希弗倫, P·拉納德 申請人:蘇沃塔公司