專利名稱：一種具有p+且pmos晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法
技術領域：
本發明涉及一種非揮發性記憶體及其制備方法，尤其是一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，屬于集成電路的技術領域。
背景技術：
對于片上系統(SoC)應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統包括一個微處理器或微控制器、靜態隨機存取存儲器(SRAM)模塊、非揮發性記憶體以及各種特殊功能的邏輯塊。然而，傳統的非揮發性記憶體中的進程，這通常使用疊柵或 分裂柵存儲單元，與傳統的邏輯工藝不兼容。非揮發性記憶體(NVM)工藝和傳統的邏輯工藝是不一樣的。非揮發性記憶體(NVM)工藝和傳統的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發記憶體典型的用法是在關系到整體的芯片尺寸小，因此這種做法是不可取的。同時，由于現有非揮發性記憶體的工作原理使得寫入數據容易丟失，影響使用的可靠性。
發明內容
本發明的目的是克服現有技術中存在的不足，提供一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，其PMOS晶體管沒有輕摻雜區域，使的寫入熱電子時的電壓降低，提高設計電路時的可設計性，其整體結構緊湊，能與CMOS工藝兼容，降低芯片成本，提高存儲的安全可靠性。按照本發明提供的技術方案，所述具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，包括半導體基板；所述半導體基板內的上部設有若干用于存儲的記憶體細胞，所述記憶體細胞包括沒有輕摻雜區域的PMOS晶體管和控制電容；所述沒有輕摻雜區域的PMOS晶體管和控制電容間通過半導體基板內的領域介質區域相互隔離；半導體基板的表面上淀積有柵介質層，所述柵介質層上設有浮柵電極，所述浮柵電極覆蓋并貫穿沒有輕摻雜區域的PMOS晶體管和控制電容上方對應的柵介質層，浮柵電極的兩側淀積有側面保護層，側面保護層覆蓋浮柵電極的側壁；沒有輕摻雜區域的PMOS晶體管包括第一 N型區域及位于所述第一 N型區域內上部的P型源極區與P型漏極區，控制電容包括第二 P型區域及位于所述第二 P型區域內上部的第一 P型摻雜區域與第二 P型摻雜區域；第一 P型摻雜區域、第二 P型摻雜區域、P型源極區及P型漏極區與上方的浮柵電極相對應，并分別與相應的柵介質層及領域介質區域相接觸。所述半導體基板的材料包括硅，半導體基板為P導電類型基板或N導電類型基板。所述半導體基板為P導電類型基板時，所述沒有輕摻雜區域的PMOS晶體管通過P型導電類型基板內的第二 N型區域及第二 N型區域上方的第一 N型區域與P型導電類型基板相隔離。所述控制電容訪問晶體管通過P型導電類型基板內的第二 N型區域及第二 N型區域上方的第二 P型區域與P型導電類型基板相隔離。所述第一 P型摻雜區域包括第一 P型重摻雜區域及與側面保護層，第一 P型重摻雜區域與領域介質區域相接觸。所述第二 P型摻雜區域包括第二 P型重摻雜區域及于側面保護層相對應的第二 P型輕摻雜區域，第二 P型重摻雜區域從第二 P型輕摻雜區域的端部延伸后與領域介質區域相接觸。所述浮柵電極的包括導電多晶硅。所述柵介質層的材料包括二氧化硅；所述側面保護層為氮化硅或二氧化硅。
一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，所述制備方法包括如下步驟
a、提供半導體基板，所述半導體基板包括第一主面及第二主面；
b、在半導體基板內生長得到領域介質區域；在半導體基板的第一主面上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內形成所需的第一 N型區域、第二 N型區域、第二 P型區域；
C、在上述半導體基板對應的第一主面上淀積柵介質層，所述柵介質層覆蓋半導體基板的第一主面；
d、在上述半導體基板的第一主面上淀積浮柵電極，所述浮柵電極覆蓋于柵介質層上并貫穿第二 P型區域、第一 N型區域上方對應的柵介質層上；
e、在上述柵介質層上淀積第四阻擋層，并選擇性地掩蔽和刻蝕第四阻擋層，去除第一N型區域、第二P型區域上方對應覆蓋浮柵電極的第四阻擋層；
f、在上述第四阻擋層上方自對準注入P型雜質離子，在第二P型區域內的上部得到第
一P型輕摻雜區域及第二 P型輕摻雜區域；
g、去除上述第四阻擋層，并在第一主面上淀積側面保護材料，以在浮柵電極的兩側形成側面保護層；
h、在上述第一主面上淀積第五阻擋層，并選擇性地掩蔽和刻蝕第五阻擋層，以去除第
二P型區域、第一 N型區域上方對應淀積覆蓋的第五阻擋層；1、在上述第五阻擋層上方再次自對準注入P型雜質離子，在第二P型區域內的上部得到第一 P型重摻雜區域及第二 P型重摻雜區域，在第一 N型區域內的上部得到第三P型重摻雜區域及第四P型重摻雜區域；
j、去除第一主面上的第五阻擋層。當所述步驟a中，半導體基板為P導電類型基板時，所述步驟b包括
bl、在P導電類型基板的第一主面上淀積第一阻擋層，并選擇性地掩蔽和刻蝕所述第一阻擋層，在第一阻擋層上方自對準注入N型雜質離子，以在半導體基板內得到第二N型區域；
b2、在半導體基板內生長得到領域介質區域；
b3、去除上述P導電類型基板對應第一主面上的第一阻擋層，并在第一主面上淀積第二阻擋層；
b4、選擇性地掩蔽和刻蝕第二阻擋層，并在第二阻擋層上方自對準注入N型雜質離子，以在半導體基板內形成第一 N型區域，第一 N型區位于第二 N型區域的上方；
b5、去除上述P導電類型基板對應第一主面上的第二阻擋層，并在第一主面上淀積第三阻擋層；
b6、選擇性地掩蔽和刻蝕第三阻擋層，并在第三阻擋層上方自對準注入P型雜質離子，以在第二 N型區域上方形成第二 P型區域。當所述步驟a中，半導體基板為N導電類型基板時，所述步驟b包括 S1、在半導體基板內生長得到領域介質區域；
s2、在第一主面上淀積第二阻擋層，并選擇性地掩蔽和刻蝕第二阻擋層；
S3、在上述第二阻擋層的上方自對準注入N型雜質離子，以在N導電類型基板內的上部得到所需的第一N型區域；
s4、去除第一主面上的第二阻擋層，并在第一主面上淀積第三阻擋層；s5、選擇性地掩蔽和刻蝕第三阻擋層，并在第三阻擋層上方自對準注入P型雜質離子，以在N導電類型基板內得到第二 P型區域。所述第四阻擋層與第五阻擋層均為二氧化硅或氮化硅。所述領域介質區域為二氧化硅。所述步驟b2和Si中的領域介質層是CMOS工藝中的I/O晶體管的電極柵氧化層；所述CMOS工藝中的I/O晶體管的電極柵氧化層的厚度通常是7納米。本發明的優點半導體基板內設置至少一個記憶體細胞，記憶體細胞包括沒有輕摻雜區域的PMOS晶體管和控制電容，沒有輕摻雜區域的PMOS晶體管和控制電容通過領域介質區域相互隔離；半導體基板的柵介質層上設置浮柵電極，所述浮柵電極連接貫穿沒有輕摻雜區域的PMOS晶體管和控制電容；當浮柵電極與沒有輕摻雜區域的PMOS晶體管的P型源極區與P型漏極區域間電壓差為相應值并且P型源極區與P型漏極區域間電壓差為相應值時，能夠向浮柵電極內寫入數據；或將浮柵電極內的數據擦除，通過檢測流過沒有輕摻雜區域的PMOS晶體管的電流能知道浮柵電極所處的編程寫入狀態或擦除狀態，整個記憶體細胞的制備流程能與現有CMOS邏輯工藝相兼容，結構緊湊，能夠降低加工成本，提高非揮發記憶體與CMOS邏輯電路的適應性；通過沒有輕摻雜區域的PMOS晶體管內上部的P型源極區及P型漏極區、控制電容內上部的第一 P型摻雜區及第二 P型摻雜區，能夠使得寫入數據保持的更久，提高非揮發性記憶體的使用安全可靠性。其PMOS晶體管沒有輕摻雜區域，使的寫入熱電子時的電壓降低，提高設計電路時的可設計性。
圖1為本發明實施例1的結構示意圖。圖2為本發明實施例2的結構示意圖。圖:T圖13為本發明實施例1的具體實施工藝剖視圖，其中
圖3為本發明P導電類型基板的剖視圖。圖4為得到第二 N型區域后的剖視圖。圖5為得到領域介質區域后的剖視圖。圖6為得到第一 N型區域及第三N型區域后的剖視圖。圖7為得到第二 P型區域后的剖視圖。
圖8為得到柵介質層后的剖視圖。圖9為得到浮柵電極后的剖視圖。圖10為自對準注入P雜質離子得到輕摻雜區域后的剖視圖。圖11為得到側面保護層后的剖視圖。圖12為自對準注入P雜質離子得到重摻雜區域后的剖視圖。圖13為去除第五阻擋層后的剖視圖。圖14 圖23為本發明實施例2的具體實施工藝剖視圖，其中
圖14為本發明N導電類型基板的剖視圖。 圖15為得到領域介質區域后的剖視圖。圖16為得到第一 N型區域與第二 N型區域后的剖視圖。圖17為得到第二 P型區域后的剖視圖。圖18為得到柵介質層后的剖視圖。圖19為得到浮柵電極后的剖視圖。圖20為自對準注入P雜質離子得到輕摻雜區域后的剖視圖。圖21為得到側面保護層后的剖視圖。圖22為自對準注入P雜質離子得到重摻雜區域后的剖視圖。圖23為去除第五阻擋層后的剖視圖。附圖標記說明200-記憶體細胞、201-P導電類型基板、202-第一 N型區域、203-第二 N型區域、204-第三N型區域、205-第二 P型區域、206-第一 P型摻雜區、207-第一 P型重摻雜區域、208-第一 P型輕摻雜區域、209-第二 P型摻雜區、210-沒有輕摻雜區域的PMOS晶體管、211-第二 P型輕摻雜區域、212-第二 P型重摻雜區域、213-P型源極區、214-領域介質區域、215-柵介質層、216-浮柵電極、217-側面保護層、219-第三P型重摻雜區域、220-控制電容、221-P型漏極區、223-第四P型重摻雜區域、232-第一主面、233-第二主面、234-第一阻擋層、235-第二阻擋層、236-第三阻擋層、237-第四阻擋層、238-第五阻擋層及239-N導電類型基板。
具體實施例方式下面結合具體附圖和實施例對本發明作進一步說明。實施例1
如圖1和圖13所示為了能夠使得非揮發性記憶體與CMOS邏輯工藝相兼容，同時能夠使得非揮發性記憶體能夠存儲更長的時間，非揮發性記憶體包括P導電類型基板201，P導電類型基板201的材料為硅。P導電類型基板201內的上部設有至少一個記憶體細胞200，所述記憶體細胞200包括沒有輕摻雜區域的PMOS晶體管210和控制電容220，P導電類型基板201的表面上淀積覆蓋有柵介質層215，所述柵介質層215覆蓋對應形成記憶體細胞200的表面，沒有輕摻雜區域的PMOS晶體管210和控制電容220間通過P導電類型基板201內的領域介質區域214相互隔離。柵介質層215上淀積有浮柵電極216，所述浮柵電極216覆蓋于柵介質層215上，并貫穿覆蓋沒有輕摻雜區域的PMOS晶體管210和控制電容220對應的柵介質層215，從而將沒有輕摻雜區域的PMOS晶體管210和控制電容220相互連接配合。浮柵電極216的兩側覆蓋有側面保護層217，所述側面保護層217覆蓋浮柵電極216對應的外壁表面。所述沒有輕摻雜區域的PMOS晶體管210和控制電容220通過外側的第三N型區域204及下方的第二 N型區域203與P導電類型基板201內的P導電類型區域隔離，P導電類型基板201內的P導電區域形成第一 P型區域。浮柵電極216的材料包括導電多晶硅，柵介質層215為二氧化硅，側面保護層217為二氧化硅或氮化硅；領域介質區域214為二氧化硅。所述沒有輕摻雜區域的PMOS晶體管210包括第一 N型區域202，所述第一 N型區域202內的上部設有對稱分布的P型源極區213及P型漏極區221，所述P型源極區213、P型漏極區221與對應的領域介質區域214及上方的柵介質層215相接觸。P型源極區213包括第三P型重摻雜區域219。P型漏極區221包括第四P型重摻雜區域223。第三P型輕摻雜區域218與第四P型輕摻雜區域222為同一制造層，第三P型重摻雜區域219與第四P型重摻雜區域223為同一制造層。第三P型輕摻雜區域218與第三P型重摻雜區域219 相接觸，并通過第三P型重摻雜區域219與領域介質區域214相接觸。控制電容220包括第二 P型區域205，所述第二 P型區域205內的上部設有第一 P型摻雜區206及第二 P型摻雜區209 ;所述第一 P型摻雜區206與第二 P型摻雜區209對稱分布于第二 P型區域205內。第一 P型摻雜區206、第二 P型摻雜區209與對應領域介質區域214及柵介質層215相接觸。第一 P型摻雜區206包括第一 P型輕摻雜區域208及第一P型重摻雜區域207，第一 P型輕摻雜區域208通過第一 P型重摻雜區域207與領域介質區域214相接觸，第一 P型輕摻雜區域208在第二 P型區域205內的延伸距離與側面保護層217的厚度相一致。第二 P型摻雜區209包括第二 P型輕摻雜區域211及第二 P型重摻雜區域212，所述第二 P型輕摻雜區域211通過第二 P型重摻雜區域212與領域介質區域214相接觸，第二 P型輕摻雜區域211與第一 P型輕摻雜區域208的分布設置相一致。浮柵電極216與柵介質層215及柵介質層215下方的第二 P型區域205間形成電容結構，即控制電容220。通過沒有輕摻雜區域的PMOS晶體管210能夠對對記憶體細胞200進行寫入數據，或者將記憶體細胞200內的數據擦除；通過沒有輕摻雜區域的PMOS晶體管210能夠讀取記憶體細胞200內的存儲數據狀態，通過控制電容220能夠將電壓值傳到浮柵電極216上，實現浮柵電極216與PMOS晶體管210的溝道或PMOS晶體管210的第一 N型區域202間電壓值，根據相應的電壓值能夠實現數據寫入、擦除及讀取操作。如圖:T圖13所示上述結構的非揮發性記憶體可以通過下述工藝步驟實現，具體地
a、提供P導電類型基板201，所述P導電類型基板201包括第一主面232及第二主面233 ;如圖3所示所述P導電類型基板201與常規CMOS工藝制備要求相兼容一致，P導電類型基板201的材料可以選用常用的硅，第一主面232與第二主面233相對應；
b、在P導電類型基板201的第一主面232上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在P導電類型基板201內形成所需的第一 N型區域202、第三N型區域204、第二 P型區域205，第三N型區域204位于第二 P型區域205的外側；
如圖Γ圖7所示，具體地形成過程為
bl、在P導電類型基板201的第一主面232上淀積第一阻擋層234，并選擇性地掩蔽和刻蝕所述第一阻擋層234，在第一阻擋層234上方自對準注入N型雜質離子，以在P導電類型基板201內得到第二 N型區域203 ;如圖4所示，所述第一阻擋層234為二氧化硅或氮化硅；當第一主面232上淀積第一阻擋層234后，通過刻蝕中心區域的第一阻擋層234，當自對準注入N型雜質離子后，能在P導電類型基板201內得到第二 N型區域203 ;所述N型雜質離子為半導體工藝中常用的雜質離子，通過控制N型雜質離子注入的劑量及能量，能夠形成所需的第二 N型區域203 ；
b2、在上述P導電類型基板201內生長得到領域介質區域214，如圖5所示領域介質區域214為二氧化硅，可以通過常規的熱氧化生長得到；
b3、去除上述P導電類型基板201對應第一主面232上的第一阻擋層234，并在第一主面232上淀積第二阻擋層235 ；
b4、選擇性地掩蔽和刻蝕第二阻擋層235，并在第二阻擋層235上方自對準注入N型雜質離子，以在半導體基板201內形成第一 N型區域202及第三N型區域204，第一 N型區域202及第三N型區域204均位于第二 N型區域203的上方；如圖5所示選擇性地掩蔽和刻 蝕第二阻擋層235后，將需要形成第一 N型區域202及第三N型區域204上方對應的第二阻擋層235刻蝕掉，當注入N型雜質離子后，能形成第一 N型區域202及第三N型區域204，第三N型區域204與第一 N型區域202的外側；
b5、去除上述P導電類型基板201對應第一主面232上的第二阻擋層235，并在第一主面232上淀積第三阻擋層236 ；
b6、選擇性地掩蔽和刻蝕第三阻擋層236，并在第三阻擋層236上方自對準注入P型雜質離子，以在第二 N型區域203上方形成第二 P型區域205 ；
如圖7所示刻蝕第三阻擋層236時，將第二 P型區域205上方對應的第三阻擋層236去除，當自對準注入P型雜質離子后，能形成第二 P型區域205 ；
C、在上述P導電類型基板201對應的第一主面232上淀積柵介質層215，所述柵介質層215覆蓋半導體基板201的第一主面232 ;如圖8所不所述柵介質層215為二氧化娃，柵介質層215覆蓋于領域介質區域214及半導體基板201對應的表面；
d、在上述P導電類型基板201的第一主面232上淀積浮柵電極216，所述浮柵電極216覆蓋于柵介質層215上并貫穿第二 P型區域205和第一 N型區域202上方對應的柵介質層215上；如圖9所示圖中第二 P型區域205和第一 N型區域202上方對應的浮柵電極216為同一制造層，且相互連接成一體；此處為了能夠顯示本發明的結構，采用間隔剖視方法得到本發明的剖視圖；浮柵電極216在柵介質層215上呈T字形；
e、在上述柵介質層215上淀積第四阻擋層237，并選擇性地掩蔽和刻蝕第四阻擋層237，去除第一 N型區域202和第二 P型區域205上方對應覆蓋浮柵電極216的第四阻擋層237 ；
f、在上述第四阻擋層237上方自對準注入P型雜質離子，在第二P型區域205內的上部得到第一 P型輕摻雜區域208及第二 P型輕摻雜區域211，如圖10所示第四阻擋層237為二氧化硅或氮化硅；當選擇性地掩蔽和刻蝕第四阻擋層237后，使得除第二 P型區域205和第一 N型區域202外相應的區域均能阻擋P型雜質離子注入P型導電類型基板201內；采用常規的自對準注入P型雜質離子，能夠同時得到所需的P型輕摻雜區域；
g、去除上述第四阻擋層237，并在第一主面232上淀積側面保護材料，以在浮柵電極216的兩側形成側面保護層217 ;如圖11所示所述側面保護層217的材料為氧化硅或二氧化硅，通過側面保護層217能夠在形成所需的重摻雜區域，同時能使得相應的輕摻雜區域與側面保護層217相對應一致；
h、在上述第一主面232上淀積第五阻擋層238，并選擇性地掩蔽和刻蝕第五阻擋層238，以去除第二 P型區域205和第一 N型區域202上方對應淀積覆蓋的第五阻擋層238 ；淀積并選擇性地掩蔽和刻蝕第五阻擋層238，主要是避免在形成重摻雜區域時，避免離子注入P型導電類型基板201內其他區域內；第五阻擋層238為二氧化硅或氮化硅；1、在上述第五阻擋層238上方再次自對準注入P型雜質離子，在第二P型區域205內的上部得到第一 P型重摻雜區域207及第二 P型重摻雜區域212，在第一 N型區域202內的上部得到第三P型重摻雜區域219及第四P型重摻雜區域223 ;如圖12所示所述自對準注入P型雜質離子的濃度大于步驟g的離子濃度，由于有第五阻擋層238及側面保護層217的阻擋，能夠使得在相應形成輕摻雜區域的位置 形成重摻雜區域，且保留的輕摻雜區域能與側面保護層217相一致，從而得到所需的單一多晶架構；
j、去除第一主面232上的第五阻擋層238。如圖13所示去除第五阻擋層238，得到所需的非揮發性記憶體。實施例2
如圖2和圖23所示本實施例中半導體基板為N導電類型基板239，當采用N導電類型基板239后，在N導電類型基板239內不用形成第二 N型區域203和即第二 P型區域205直接與N型導電類型基板239相接觸，同時，第一 N型區域202與第三N型區域204也直接與N導電類型基板239相接觸。采用N導電類型基板239后的其余結構與實施例1的設置均相同。如圖14 圖23所示上述結構的非揮發性記憶體可以通過下述工藝步驟實現，具體地
a、提供N導電類型基板239，所述N導電類型基板239包括第一主面232及第二主面233 ;如圖14所不，N導電類型基板239的材料可以為娃；
b、在半導體基板的第一主面232上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內形成所需的第一 N型區域202、第三N型區域204、第二 P型區域205，第三N型區域204位于第二 P型區域205的外側；
步驟b的形成過程可以分為
S1、在上述半導體基板內生長得到領域介質區域214，如圖15所示；s2、在第一主面232上淀積第二阻擋層235，并選擇性地掩蔽和刻蝕第二阻擋層235 ；S3、在上述第二阻擋層235的上方自對準注入N型雜質離子，以在N導電類型基板239內的上部得到所需的第一 N型區域202與第二 N型區域204，如圖16所示；
s4、去除第一主面232上的第二阻擋層235，并在第一主面232上淀積第三阻擋層236 ；s5、選擇性地掩蔽和刻蝕第三阻擋層236，并在第三阻擋層236上方自對準注入P型雜質離子，以在N導電類型基板239內得到第二 P型區域205，如圖17所示；
C、在上述半導體基板對應的第一主面232上淀積柵介質層215，所述柵介質層215覆蓋半導體基板201的第一主面232，如圖18所示；
d、在上述半導體基板的第一主面232上淀積浮柵電極216，所述浮柵電極216覆蓋于柵介質層215上并貫穿第二 P型區域205、第一 N型區域202上方對應的柵介質層215上，如圖19所示；
e、在上述柵介質層215上淀積第四阻擋層237，并選擇性地掩蔽和刻蝕第四阻擋層237，去除第一 N型區域202，第二 P型區域205上方對應覆蓋浮柵電極216的第四阻擋層237 ；
f、在上述第四阻擋層237上方自對準注入P型雜質離子，在第二P型區域205內的上部得到第一 P型輕摻雜區域208及第二 P型輕摻雜區域211，如圖20所示；
g、去除上述第四阻擋層237，并在第一主面232上淀積側面保護材料，以在浮柵電極 216的兩側形成側面保護層217，如圖21所示；
h、在上述第一主面232上淀積第五阻擋層238，并選擇性地掩蔽和刻蝕第五阻擋層238，以去除第二 P型區域205和第一 N型區域202上方對應淀積覆蓋的第五阻擋層238 ；1、在上述第五阻擋層238上方再次自對準注入P型雜質離子，在第二P型區域205內的上部得到第一 P型重摻雜區域207及第二 P型重摻雜區域212，在第一 N型區域202內的上部得到第三P型重摻雜區域219及第四P型重摻雜區域223，如圖22所示；
j、去除第一主面232上的第五阻擋層238，如圖23所示。如圖1和圖13所示對于單個記憶體細胞200來說，其可以實現單個二進制數據的寫入、讀取及擦除。下面通過對單個記憶體細胞200寫入、讀取及擦除過程來說明本發明非揮發記憶體的工作機理。當需要寫入輸入據時，將P導電類型基板201內的P型區域電壓始終置O電位，第一 N型區域202、第二 N型區域203及第三N型區域204均置位5v電位，第二 P型區域205也置位Ov電位，控制電容220的第一 P型摻雜區206及第二 P型摻雜區209均置位OV ;由于控制電容220的傳遞作用，能夠將OV的電壓值傳遞到浮柵電極216上，浮柵電極216上產生f 2V的電壓值，沒有輕摻雜區域的PMOS晶體管210的P型漏極區221置位5v，沒有輕摻雜區域的PMOS晶體管210的P型源極區213置位Ον。這樣，沒有輕摻雜區域的PMOS晶體管210的P型源極區和沒有輕摻雜區域的PMOS晶體管210的第一 N型區域202有5ν的反向偏置電壓差值。通過足夠髙反向偏置電壓差值產生的電場而進行電離子碰撞從而產生自由的電子。沒有輕摻雜區域的PMOS晶體管210的溝道的兩側沒有輕摻雜區域的PMOS晶體管210的P型漏極區221和沒有輕摻雜區域的PMOS晶體管210的P型源極區213的電壓差是5ν.電離子碰撞碰撞而產生自由的電子在沒有輕摻雜區域的PMOS晶體管210的溝道的電場加速而形成熱電子。這就是所為的PMOS的熱電子注入的現像，熱電子就會通過柵介質層215到達浮柵電極216內，實現數據的寫入。由于浮柵電極216下方通過柵介質層215隔絕，側面通過側面保護層217進行隔絕，因此電子能在浮柵電極216內能長時間保留。當需要擦除記憶體細胞200內的數據時，將P導電類型基板201內的P型區域電壓始終置O電位，第一 N型區域202、第二 N型區域203及第三N型區域204的電壓均置位5V電壓，第二 P型區域205的電壓置位-5V，第一 P型摻雜區206、第二 P型摻雜區209的電壓均置位-5V，在控制電容220作用下，能使得浮柵電極216產生-4疒-5V的電壓，此時浮柵電極216與第一 N型區域202間的柵介質層215上下電壓值為_9'10V，就會達到場發射特性也稱為FN (Fowler-Nordheim)隧道效應所需的電場，電子會通過柵介質層215進入第一N型區域202的沒有輕摻雜區域的PMOS晶體管210的溝道中，從而實現將浮柵電極216內數據擦除。當需要讀取記憶體細胞200內的數據時，將P導電類型基板201內的P型區域電壓始終置O電位，第一 N型區域202、第二 N型區域203及第三N型區域204的電壓均置位O. 5V電壓，第二 P型區域205置位-1V，第一 P型摻雜區206及第二 P型摻雜區209均置位-1V，沒有輕摻雜區域的PMOS晶體管源極區213置位O. 5V及沒有輕摻雜區域的PMOS晶體管漏極區221置位0V，加載上述電壓值后，當記憶體細胞200內在寫入數據的狀態下，浮柵電極216內有大量電子，當記憶體細胞200內數據被擦除的狀態下，電子從浮柵電極216內流出，浮柵電極216是正離子的狀態；當浮柵電極216內有電子時，通過沒有輕摻雜區域的PMOS晶體管源極區213的電流較大，當浮柵電極216是正離子的狀態，通過沒有輕摻雜區域的PMOS晶體管源極區213的電流較小，從而根據相應電流的大小，能夠知道記憶體細胞200是寫入數據狀態還是處于數據擦除狀態。由于第一 P型摻雜區206、第二 P型摻雜區209、P型源極區213、P型漏極區221中對應P+區域中可以移動的負離子(電子)是少數，就不容易揮發流失。這樣當把吸入的數據操持的更久，存儲使用時更加安全可靠。如圖2和圖23所示采用N導電類型基板239對應形成的單一多晶架構的非揮發性記憶體，需要進行的寫入、擦除及讀取時，需要相應的加載電壓，以實現相應的寫入、擦除及讀取操作。具體地，相應的寫入、擦除及讀取的電壓加載與采用P導電類型基板201對應形成的單一多晶架構的非揮發性記憶體操作時電壓相一致，此處不再詳細敘述。本發明半導體基板內設置至少一個記憶體細胞200，記憶體細胞200包括沒有輕摻雜區域的PMOS晶體管210、控制電容220 ;沒有輕摻雜區域的PMOS晶體管210和控制電容220通過領域介質區域214相互隔離；半導體基板201的柵介質層215上設置浮柵電極216，所述浮柵電極216連接貫穿沒有輕摻雜區域的PMOS晶體管210和控制電容220 ;當浮柵電極216與沒有輕摻雜區域的PMOS晶體管210內電壓差為相應值時，能夠向浮柵電極216內寫入數據或將浮柵電極216內的數據擦除，通過檢測流過沒有輕摻雜區域的PMOS晶體管210的電流能知道浮柵電極216所處的編程寫入狀態或擦除狀態，整個記憶體細胞200的制備流程能與現有CMOS邏輯工藝相兼容，結構緊湊，能夠降低加工成本，提高非揮發記憶體與CMOS邏輯電路的適應性；通過沒有輕摻雜區域的PMOS晶體管210內上部的P型源極區213及P型漏極區221、控制電容220內上部的第一 P型摻雜區206及第二 P型摻雜區209，能夠使得寫入數據保持的更久，提高非揮發性記憶體的使用安全可靠性。
權利要求
1.一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，包括半導體基板；其特征是所述半導體基板內的上部設有若干用于存儲的記憶體細胞(200)，所述記憶體細胞(200)至少包括沒有輕摻雜區域的PMOS晶體管(210)和控制電容(220)，浮柵電極(216)把沒有輕摻雜區域的PMOS晶體管(210)和控制電容(220)聯接在一起。
2.根據權利要求1所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是所述記憶體細胞(200)中的PMOS晶體管(210)沒有輕摻雜區域是為了降低寫入熱電子時的電壓。
3.根據權利要求1所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是所述記憶體細胞(200)是單一多晶架構的非揮發性記憶體。
4.根據權利要求1所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是浮柵電極(216)是P+型的單一多晶體。
5.一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，包括半導體基板；其特征是所述半導體基板內的上部設有若干用于存儲的記憶體細胞(200)，所述記憶體細胞(200)包括沒有輕摻雜區域的PMOS晶體管(210)和控制電容(220);所述沒有輕摻雜區域的PMOS晶體管(210)、控制電容(220)間通過半導體基板內的領域介質區域(214)相互隔離；半導體基板的表面上淀積有柵介質層(215)，所述柵介質層(215)上設有浮柵電極(216)，所述浮柵電極(216)覆蓋并貫穿沒有輕摻雜區域的PMOS晶體管(210)和控制電容(220)上方對應的柵介質層(215)，浮柵電極(216)的兩側淀積有側面保護層(217)，側面保護層(217)覆蓋浮柵電極(216)的側壁；沒有輕摻雜區域的PMOS晶體管(210)包括第一 N型區域(202)及位于所述第一 N型區域(202)內上部的P型源極區(213)與P型漏極區(221)，控制電容(220)包括第二 P型區域(205)及位于所述第二 P型區域(205)內上部的第一 P型摻雜區域(206)與第二 P型摻雜區域(209)與上方的浮柵電極(216)相對應，并分別與相應的柵介質層(215)及領域介質區域(214)相接觸。
6.根據權利要求5所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是所述半導體基板為P導電類型基板(201)時，所述沒有輕摻雜區域的PMOS晶體管(210)和控制電容(220)通過P型導電類型基板(201)內的第二 N型區域(203)及第二 N型區域(203)上方的第三N型區域(204)與P型導電類型基板(201)相隔尚。
7.根據權利要求5所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是所述浮柵電極(216)的包括導電多晶硅。
8.根據權利要求5所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體，其特征是所述柵介質層(215)是工藝中I/O晶體管的電極柵氧化層。
9.一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，其特征是所述制備方法包括如下步驟 (a)、提供半導體基板，所述半導體基板包括第一主面(232)及第二主面(233); (b)、在上述半導體基板內生長得到領域介質區域(214)，和在半導體基板的第一主面(232)上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內形成所需的第一 N型區域(202)、第三N型區域(204)、第二 P型區域(205)； (C)、在上述半導體基板對應的第一主面(232)上淀積柵介質層(215)，所述柵介質層(215)覆蓋半導體基板(201)的第一主面(232)； (d)、在上述半導體基板的第一主面(232)上淀積浮柵電極(216)，所述浮柵電極(216)覆蓋于柵介質層(215)上并貫穿第二 P型區域(205)和第一 N型區域(202)上方對應的柵介質層(215)上； (e)、在上述柵介質層(215)上淀積第四阻擋層(237)，并選擇性地掩蔽和刻蝕第四阻擋層(237)，去除第一 N型區域(202)、第二 P型區域(205)上方對應覆蓋浮柵電極(216)的第四阻擋層(237); (f)、在上述第四阻擋層(237)上方自對準注入P型雜質離子，在第二P型區域(205)內的上部得到第一 P型輕摻雜區域(208)及第二 P型輕摻雜區域(211)； (g)、去除上述第四阻擋層(237)，并在第一主面(232)上淀積側面保護材料，以在浮柵電極(216)的兩側形成側面保護層(217)； (h)、在上述第一主面(232)上淀積第五阻擋層(238)，并選擇性地掩蔽和刻蝕第五阻擋層(238)，以去除第二 P型區域(205)、第一 N型區域(202)上方對應淀積覆蓋的第五阻擋層(238)； (i)、在上述第五阻擋層(238)上方再次自對準注入P型雜質離子，在第二P型區域(205)內的上部得到第一 P型重摻雜區域(207)及第二 P型重摻雜區域(212)，在第一 N型區域(202)內的上部得到第三P型重摻雜區域(219)及第四P型重摻雜區域(223)； (j)、去除第一主面(232)上的第五阻擋層(238)。
10.根據權利要求9所述的一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體的制備方法具有，其特征是當所述步驟(a)中，半導體基板為P導電類型基板(201)時，所述步驟(b )包括 (bl)、在P導電類型基板(201)的第一主面(232)上淀積第一阻擋層(234)，并選擇性地掩蔽和刻蝕所述第一阻擋層(234)，在第一阻擋層(234)上方自對準注入N型雜質離子，以在半導體基板(201)內得到第二 N型區域(203)； (b2)、在上述P導電類型基板(201)內生長得到領域介質區域(214)； (b3)、去除上述P導電類型基板(201)對應第一主面(232)上的第一阻擋層(234)，并在第一主面(232)上淀積第二阻擋層(235)； (b4)、選擇性地掩蔽和刻蝕第二阻擋層(235)，并在第二阻擋層(235)上方自對準注入N型雜質離子，以在半導體基板(201)內形成第一 N型區域(202)及第三N型區域(204)，第一 N型區域(202)及第三N型區域(204)均位于第二 N型區域(203)的上方； (b5)、去除上述P導電類型基板(201)對應第一主面(232)上的第二阻擋層(235)，并在第一主面(232)上淀積第三阻擋層(236)； (b6)、選擇性地掩蔽和刻蝕第三阻擋層(236)，并在第三阻擋層(236)上方自對準注入P型雜質離子，以在第二 N型區域(203)上方形成第二 P型區域(205)。
11.根據權利要求9一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，其特征是當所述步驟(a)中，半導體基板為N導電類型基板(239)時，所述步驟(b)包括(Si)、在上述P導電類型基板(201)內生長得到領域介質區域(214)；(s2)、在第一主面(232)上淀積第二阻擋層(235)，并選擇性地掩蔽和刻蝕第二阻擋層 (235)；(S3)、在上述第二阻擋層(235)的上方自對準注入N型雜質離子，以在N導電類型基板 (239)內的上部得到所需的第一 N型區域(202)與第二 N型區域(204)；(s4)、去除第一主面(232 )上的第二阻擋層(235)，并在第一主面(232)上淀積第三阻擋層(236)；(s5)、選擇性地掩蔽和刻蝕第三阻擋層(236)，并在第三阻擋層(236)上方自對準注入 P型雜質離子，以在N導電類型基板(239)內得到第二 P型區域(205)。
全文摘要
本發明涉及一種具有P+且PMOS晶體管沒有輕摻雜區域的單一多晶架構的非揮發性記憶體及其制備方法，其包括半導體基板及記憶體細胞，記憶體細胞包括沒有輕摻雜區域的PMOS晶體管、控制電容；半導體基板的表面上淀積有柵介質層，柵介質層上設有浮柵電極，浮柵電極覆蓋并貫穿沒有輕摻雜區域的PMOS晶體管和控制電容上方對應的柵介質層，浮柵電極的兩側淀積有側面保護層；沒有輕摻雜區域的PMOS晶體管包括第一N型區域及P型源極區與P型漏極區，控制電容包括第二P型區域及第一P型摻雜區域與第二P型摻雜區域。本發明結構緊湊，能與CMOS工藝兼容，降低芯片成本，提高存儲的安全可靠性。
文檔編號H01L27/115GK103022045SQ201210580688
公開日2013年4月3日 申請日期2012年12月28日 優先權日2012年12月28日
發明者不公告發明人 申請人:無錫來燕微電子有限公司