用于應力優化的鰭式場效應晶體管布局的制作方法
【專利摘要】本發明描述了一種用于應力優化的布局。布局包括襯底、形成在襯底中的至少兩個鰭式場效應晶體管(FinFET)單元、被設計成橫跨兩個FinFET單元的FinFET鰭、形成在襯底上的多個柵極以及形成在第一FinFET單元和第二FinFET單元之間的多個隔離單元。兩個FinFET單元包括第一FinFET單元和第二FinFET單元。FinFET鰭包括正電荷FinFET(Fin?PFET)鰭和負電荷FinFET(Fin?NFET)鰭。隔離單元隔離第一FinFET單元和第二FinFET單元而沒有斷開FinFET鰭。本發明還提供了用于應力優化的鰭式場效應晶體管布局。
【專利說明】用于應力優化的鰭式場效應晶體管布局
【技術領域】
[0001]本發明一般地涉及半導體【技術領域】，更具體地來說，涉及半導體器件布局。
【背景技術】
[0002]半導體集成電路(IC)工業經歷了呈指數式的成長。IC材料和設計的技術進步產生了多個IC時代，其中，每個時代都具有比先前時代更小且更復雜的電路。在IC演進過程中，功能密度(即，每芯片面積上的互連器件的數量)通常增加，同時幾何尺寸(即，可以使用制造工藝制造的最小部件(或線))減小。這種規模縮小工藝通常通過增加產量效率和降低相關成本來提供優點。這樣的規模縮小也增加了處理和制造IC的復雜性，對于將被實現的進步，需要IC處理和制造中的類似開發。
[0003]例如，由于FinFET的鰭是固定長度，鰭式場效應晶體管(FinFET)的這種規模縮小面臨FinFET的源極和漏極之間的溝道應力松弛的挑戰。溝道松弛減小溝道應力并進一步減小在溝道中移動的電荷的遷移率。在溝道中移動的電荷的低遷移率進一步減小了 FinFET的性能。相應地，需要進一步規模縮小FinFET的器件。
【發明內容】
[0004]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種布局，包括:至少兩個鰭式場效應晶體管(FinFET)單元,所述至少兩個FinFET單元包括第一FinFET單元和第二FinFET單元；FinFET鰭,被設計成橫跨這兩個FinFET單元,所述FinFET鰭包括正電荷FinFET(FinPFET)鰭和負電荷FinFET(Fin NFET)鰭；多個柵極，形成在部分所述FinFET鰭的上方；以及隔離單元，形成在所述第一 FinFET單元和所述第二 FinFET單元之間，所述隔離單元隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET 鰭。
[0005]在該布局中，所述第一 FinFET單元包括位于所述FinFET鰭周圍的至少一個柵極。
[0006]在該布局中，所述第二 FinFET單元包括位于所述FinFET鰭周圍的至少一個柵極。
[0007]在該布局中，所述隔離單元包括形成在所述Fin PFET鰭中的PFET隔離結構。
[0008]該布局進一步包括連接形成在所述襯底中的一個接觸件的至少一個P柵極隔離結構。
[0009]該布局進一步包括延伸的P柵極隔離結構。
[0010]該布局進一步包括至少一個N阱隔離結構。
[0011]該布局進一步包括至少一個N+隔離結構。
[0012]在該布局中，所述隔離單元包括形成在所述Fin NFET鰭中的NFET隔離結構。
[0013]該布局進一步包括連接形成在所述襯底中的一個接觸件的至少一個N柵極隔離結構。
[0014]該布局進一步包括延伸的N柵極隔離結構。
[0015]該布局進一步包括至少一個P阱隔離結構。[0016]該布局進一步包括至少一個P+隔離結構。
[0017]根據本發明的另一方面，提供了一種布局，包括:至少兩個鰭式場效應晶體管(FinFET)單元，所述至少兩個FinFET單元包括第一 FinFET單元和第二 FinFET單元；FinFET鰭，被設計成橫跨這兩個FinFET單元，所述FinFET鰭包括包含第一金屬柵極材料的正電荷FinFET(Fin PFET)鰭和包含第二金屬柵極材料的負電荷FinFET(Fin NFET)鰭；多個柵極，形成在部分所述FinFET鰭的周圍；以及隔離單元，形成在所述第一 FinFET單元和所述第二 FinFET單元之間,所述隔離單元隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET鰭。
[0018]在該布局中，所述隔離單元包括用于隔離所述Fin PFET鰭的P柵極隔離結構和用于隔離所述Fin NFET鰭的N柵極隔離結構。
[0019]在該布局中，所述P柵極隔離結構包括延伸的P柵極隔離結構。
[0020]在該布局中，所述N柵極隔離結構包括延伸的N柵極隔離結構。
[0021]在該布局中，所述第一金屬柵極材料的功函不同于所述第二金屬柵極材料的功函。
[0022]根據本發明的又一方面，提供了一種布局，包括:第一鰭式場效應晶體管(FinFET)單元和第二 FinFET單元；FinFET鰭，橫跨所述第一 FinFET單元和所述第二FinFET單元，所述FinFET鰭包括正電荷FinFET (Fin PFET)鰭和負電荷FinFET (Fin NFET)鰭；多個柵極，形成在部分所述FinFET鰭的上方；以及隔離單元，隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET鰭。
[0023]在該布局中，所述隔離單元包括隔離所述Fin PFET鰭的P柵極隔離結構、N阱隔離結構、N+隔離結構或它們的組合，和/或所述隔離單元包括N柵極隔離結構、P阱隔離結構、P+隔離結構或它們的組合。
【專利附圖】
【附圖說明】
[0024]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。
[0025]圖1是根據本發明的一個或多個實施例的場效應晶體管(FET)器件的截面側視圖；
[0026]圖2是根據本發明的一個或多個實施例的FinFET器件的示意圖；
[0027]圖3是根據本發明的一個或多個實施例的FinFET器件的截面側視圖；
[0028]圖4是根據本發明的一個或多個實施例的FinFET器件的應力仿真結果；以及
[0029]圖5至圖12是用于實施本發明的一個或多個實施例的FinFET器件的布局。
【具體實施方式】
[0030]以下發明提供了用于實施本發明的不同部件的許多不同的實施例或實例。以下描述元件和布置的特定實例以簡化本發明。當然，這些僅僅是實例并不打算限定。例如，以下描述中第一部件形成在第二部件上可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中額外的部件形成在第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明可以在各種實例中重復參考數字和/或字母。該重復是為了簡明和清楚的目的，而且其本身沒有規定所述各種實施例和/或結構之間的關系。
[0031]現在參考圖1，根據本發明的一個或多個實施例示出了場效應晶體管(FET)器件100的截面側視圖。器件包括襯底102、源極104a-b、漏極106a_b、溝道108a_c、柵疊層110以及應力襯里118。柵疊層110包括柵極氧化層112、多晶娃柵極層114、金屬柵極層116以及應力襯里118。然而，可能具有其他的結構和包含或省略的器件。在本發明中，FET器件100也被稱為金屬氧化物半導體(MOS)器件。在本實施例中，襯底102包括晶圓和/或多個導電和非導電薄膜。晶圓是包括硅的半導體襯底(換句話說，硅晶圓)。可選地或另外地，晶圓包括:其他元素半導體，諸如鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化鎵和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。在又一個可選實施例中，晶圓是絕緣體上半導體(SOI)。多個導電和非導電薄膜可以包括絕緣體材料或導電材料。例如，導電材料包括金屬，諸如鋁(Al)、銅(Cu)、鎢(W)、鎳(Ni)、鈦(Ti)、金(Au)和鉬(Pt)以及它們的金屬合金。絕緣體材料可以包括氧化硅和氮化硅。襯底102進一步包括各種摻雜部件，諸如通過離子注入和/或擴散形成的η型阱和/或P型阱。襯底102也包括通過諸如包括進行蝕刻以形成各種溝槽，然后進行沉積以用介電材料填充溝槽的多種工藝的工藝形成的各種隔離部件(諸如淺溝槽隔離件(STD)0
[0032]如圖1所示，在襯底102中形成源極104a_b和漏極106a_b。通過離子注入或其他合適的工藝形成的源極104a_b和漏極106a_b包括η型摻雜劑或p型摻雜劑。例如，在公用離子注入過程中形成源極104a_b和漏極106a_b。在另一個實例中，通過外延(EPI)生長和原位離子注入工藝形成源極104a_b和漏極106a_b。在襯底102中形成溝道108a_c。溝道108a-c包括各種摻雜部件，諸如η型溝道或ρ型溝道。溝道108a_c是導電溝道，并且當電壓施加在金屬柵極層116上以及源極104a-b或漏極106a-b上時，電荷可以在源極104a_b和漏極106a_b之間流動。
[0033]在襯底102上形成柵疊層110。柵疊層110橫跨在溝道108a上方，在溝道108a的一側與源極104a的一部分部分重疊，并且在溝道108a的另一側與漏極106a的一部分部分重疊。柵疊層110通過工藝形成，該工藝包括:沉積或生長以在襯底102上形成多層膜，圖案化沉積在襯底102上的抗蝕劑膜并且蝕刻圖案化抗蝕劑膜以形成柵疊層110。在襯底102上沉柵極氧化層112積。柵極氧化層112包括氧化硅。可能選擇諸如高介電(高k)材料的其他材料。在柵極氧化層112上沉積金屬柵極層116。金屬柵極層116包括金屬或金屬合金。在金屬柵極層116上沉積多晶硅柵極層114。多晶硅柵極層114可以包括多晶硅或其他材料。
[0034]如圖1所示，在一個實施例中，為了提高FET器件100的速度性能，在柵疊層110上方沉積應力襯里層118以增加溝道應力(Sx)的期望縱向分量。高溝道應力(Sx)表示正電荷或負電荷在溝道108a-c中的高遷移率(high moving mobility)。然而,如果兩個柵疊層之間的間隙充分填充有應力襯里層118，則溝道應力(Sx)的期望縱向分量減小到接近零。溝道應力的減小限制了 FET器件100的可擴展性(scalability)。在另一個實施例中，通過SiGe EPI生長和原位P+離子注入形成源極104a-b和漏極106a-b。內嵌的SiGe源極/漏極可以增加源極和漏極之間的電流。然而，SiGe EPI生長和原位P+離子注入可以僅用于制造正電荷MOS (PMOS)。通過這種工藝不能獲得互補負電荷MOS (NMOS)。
[0035]參考圖2，根據本發明的一個或多個實施例示出了鰭式場效應晶體管(FinFET)器件200的示圖。FinFET器件200包括襯底202、FinFET柵極204以及多個源極/漏極206a-c。然而，可能具有其他的結構和包含或省略的器件。在本發明中，FinFET柵極也被稱為鰭式柵極、三柵極或FinFET。襯底202包括用于參考圖1的器件100的襯底102中的所有材料。使用沉積工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、清洗工藝或它們的組合在襯底202上形成FinFET柵極204。FinFET柵極204可以包括氧化層、高k層、多晶硅柵極層、金屬柵極層或它們的組合。FinFET柵極204可以橫跨多個源極/漏極206a_c中的至少一個。使用沉積工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、離子注入工藝、清洗工藝或它們的組合將多個源極/漏極206a-c內嵌在襯底202中。
[0036]如圖2所示，FinFET柵極204可以包括正電荷FinFET (Fin PFET)柵極、負電荷FinFET (Fin NFET)柵極或這二者。在一些實施例中，離子注入工藝可以包括EPI生長和原位離子注入工藝(諸如用于PMOS的Ge EPI生長和原位P+離子注入工藝)，以形成FinPFET柵極。在其他實施例中，離子注入工藝可以包括EPI生長和原位離子注入工藝(諸如用于NMOS的InAs EPI生長和原位N+離子注入工藝)，以形成Fin NFET柵極。
[0037]參考圖3，根據本發明的一個或多個實施例示出了 FinFET器件200的截面側視圖。FinFET器件200包括襯底222、淺溝槽隔離件(STI) 224、應變松弛緩沖件(strain relaxedbuffer) 226、溝道228、高k層230以及柵極層232。然而，可能具有其他結構和包含或省略的器件。襯底222包括用于參考圖1的器件100的襯底102的所有材料。采用沉積工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、清洗工藝或它們的組合將STI224內嵌在襯底202中。STI 224可以包括氧化硅、氮化硅或氮氧化硅(ONSi)。
[0038]如圖3所示，采用沉積工藝、生長工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、清洗工藝或它們的組合在襯底222中形成SRB 226。SRB 226可以包括S1、SiGe、InAlAs或InP。采用沉積工藝、生長工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、清洗工藝或它們的組合在襯底222上形成溝道228。溝道228位于SRB 226的頂部。溝道228提供電荷從源極至漏極的通路。溝道228可以包括S1、SiGe、Ge、InGaAs, InGaSb, InAsSb0沉積高k層230以環繞溝道228。高k層230可以包括氧化硅、金屬氧化物、金屬氮化物或它們的組合。沉積柵極層232以環繞高k層230。柵極層232可以包括多晶硅、金屬或金屬
么么I=1-Wl o
[0039]如圖3所示，可調節SRB 226或者溝道228的材料以增加溝道228的應力。根據一些實施例，溝道228的高應力表示沿著溝道228移動的電荷的高遷移率并進一步表示器件220的高性能。例如，SRB 226包括具有大約50%的Si和大約50%的Ge的SiGe混合物。對于Fin NFET柵極，FinFET柵極204的溝道228包括具有大約75 %的Si和大約25 %的Ge的混合物。對于Fin PFET柵極，FinFET柵極204的溝道228包括具有大約25%的Si和大約75%的Ge的混合物。在另一個實例中，SRB 226包括具有大約75%的Si和大約25%的Ge的SiGe混合物。對于FinFET器件220的Fin PFET柵極，溝道228包括Ge化合物。對于FinFET器件220的Fin NFET柵極，溝道228可以包括具有大約50%的Si和大約50%的Ge的混合物。在另一個實例中，對于FinFET器件220的Fin PFET柵極，SRB 226包括具有75%的Si和大約25%的Ge的SiGe混合物，而溝道228包括Ge化合物。對于FinFET器件220的Fin NFET柵極，SRB 226包括InAlAs/InP混合物，而溝道228包括InGaAs。
[0040]在一些實施例中，FinFET器件220的溝道228中的應力可以朝向鰭的末端松弛。隨著FinFET溝道高度的增加，松弛可能變得更糟。圖4是根據本發明的一個或多個實施例在FinFET器件250上實施的仿真270的實例。FinFET器件250包括襯底252、溝道254以及FinFET柵極256a-e。然而，可能具有其他結構和包含或省略的器件。襯底252包括用于參考圖1的器件100的襯底102的所有材料。采用沉積工藝、生長工藝、光刻工藝、蝕刻工藝、化學機械拋光(CMP)工藝、離子注入工藝、清洗工藝或它們的組合在襯底252中形成溝道254。溝道254包括Fin PFET柵極的溝道或Fin NFET柵極的溝道。如圖4所示，由于FinFET柵極256c處于鰭的中間部分，所以FinFET柵極256c具有最高的溝道應力。由于FinFET柵極256a或256e靠近鰭的端部，所以FinFET柵極256a或256e具有最低的溝道應力。由于FinFET柵極256b或256d位于鰭的中間部分和鰭的端部之間，所以FinFET柵極256b或256d具有中等的溝道應力。
[0041]參考圖5，示出了實施本發明的一個或多個實施例的FinFET器件300的布局。FinFET 器件 300 包括襯底 302、Fin PFET 304、Fin NFET 306、第一 FinFET 單元 320、第二FinFET單元340以及FinFET隔離單元360。第一 FinFET單元320包括多個柵極322a_322c。第二 FinFET單元340包括多個柵極322d。FinFET隔離單元360包括第一 P柵極隔離結構362a、第一 N柵極隔離結構364a、金屬接觸件366a以及金屬接觸件368a。然而，可能具有其他結構和包含或省略的器件。在本發明中，FinFET器件也被稱為鰭式布局或鰭式器件。在一些實施例中，第一 FinFET單元320或第二 FinFET單元340包括邏輯或功能單元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM單元。FinFET隔離單元360可以用于FinFET器件上的更多邏輯或功能單元的隔離。
[0042]如圖5所示，襯底302包括用于參考圖1的器件100的襯底102的所有材料。分別橫跨第一 FinFET 單元 320 和第二 FinFET 單元 340 的 Fin PFET 304 和 Fin NFET 306 形成在襯底302上并由第一 FinFET單元320和第二 FinFET單元340共用。多個柵極322a_d橫跨Fin PFET 304和Fin NFET 306并且在襯底302中分別形成用于Fin PFET 304和FinNFET 306的柵極。Fin PFET 304、Fin NFET 306以及多個柵極322a_d在襯底302中形成FinFET器件300的第一 FinFET單元320和第二 FinFET單元340。在一個實施例中，如圖5所示，第一 FET單元320是3 X INAND邏輯單元而第二 FET單元340是I X I反相器。
[0043]如圖5所示，在Fin PFET 304中形成第一 P柵極隔離結構362a。第一 P柵極隔離結構362a連接至形成在襯底302上方的接觸件366a上。第一 P柵極隔離結構362a被設計成關斷Fin PFET柵極304。在第一 P柵極隔離結構362a處關斷Fin PFET 304等效于在第一 P柵極隔離結構362a的位置處切斷Fin PFET柵極304。因此，Fin PFET柵極304的溝道是連續的，并且保持Fin PFET柵極304的溝道應力。此外，提高了 Fin PFET柵極304的性能。當施加給第一 P柵極隔離結構362a的電壓(Vgp)大致等于施加給Fin PFET柵極304的電壓(Vdd)時，Fin PFET柵極304在第一 P柵極隔離結構362a處關斷。第一 N柵極隔離結構364a連接至形成在襯底302上的接觸件368a。第一 N柵極隔離結構364a被設計成用于關斷Fin NFET柵極306。在第一 N柵極隔離結構364a處關斷Fin NFET 306等效于在第一 N柵極隔離結構364a的位置處切斷Fin NFET柵極306。因此，Fin NFET柵極306的溝道是連續的，并且保持Fin NFET柵極306的溝道應力。此外，提高了 Fin NFET柵極306的性能。當施加給第一 N柵極隔離結構364a的電壓(Vgn)大致等于施加給Fin NFET柵極306的電壓(Vss)時，Fin NFET柵極306在第一 N柵極隔離結構364a處關斷。
[0044]如圖5所示，可以增加第一 P柵極隔離結構362a或第一 N柵極隔離結構364a的尺寸以進一步改進Fin PFET柵極304或Fin NFET柵極306的隔離性能。在一個實施例中，增加第一 P柵極隔離結構362a或第一 N柵極隔離結構364a的水平方向上的尺寸，以改進Fin PFET柵極304或Fin NFET柵極306的隔離性能。
[0045]在一些實施例中，如圖6所示，FinFET隔離單元可以包括多于一個的P柵極或N柵極隔離結構。圖6是用于實施本發明的一個或多個實施例的FinFET器件400的示例性布局。FinFET 器件 400 包括襯底 302、Fin PFET 柵極 304、Fin NFET 柵極 306、第一 FinFET單元320、第二 FinFET單元340以及FinFET隔離單元420。第一 FinFET單元320包括多個柵極322a-322c。第二 FinFET單元340包括多個柵極322d。FinFET隔離單元420包括第一 P柵極隔離結構362a、第二 P柵極隔離結構362b、連接第一 P柵極隔離結構362a的接觸件366a以及連接第二 P柵極隔離結構362b的接觸件366b。FinFET隔離單元420也包括第一 N柵極隔離結構364a、第二 N柵極隔離結構364b、連接第一 N柵極隔離結構364a的接觸件368a以及連接第二 N柵極隔離結構364b的接觸件368b。然而，可能具有其他結構和包含或省略的器件。在一些實施例中，第一 FinFET單元320或第二 FinFET單元340包括邏輯或功能單元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM單元。FinFET隔離單元420可以用于FinFET器件上的更多的邏輯或功能單元的隔離。
[0046]在其他實施例中，如圖7所示，FinFET隔離單元可以包括延伸的P柵極或N柵極隔離結構。圖7是用于實施本發明的一個或多個實施例的FinFET器件450的示例性布局。FinFET 器件 450 包括襯底 302、Fin PFET 柵極 304、Fin NFET 柵極 306、第一 FinFET 單元320、第二 FinFET單元340以及FinFET隔離單元470。第一 FinFET單元320包括多個柵極322a-322c。第二 FinFET單元340包括多個柵極322d。FinFET隔離單元470包括延伸的P柵極隔離結構472和連接延伸的P柵極隔離結構472的接觸件476，以提高第一 FinFET單元320和第二 FinFET單元340之間的隔離性能。延伸的P柵極隔離結構472到達并橫跨Fin NFET 306。FinFET隔離單元470也包括延伸的N柵極隔離結構474和連接延伸的N柵極隔離結構474的接觸件478，以提高第一 FinFET單元320和第二 FinFET單元340之間的隔離性能。延伸的N柵極隔離結構474到達并橫跨Fin PFET 304。然而，可能具有其他結構和包含或省略的器件。在所述的實施例中，第一 FinFET單元320或第二 FinFET單元340包括邏輯或功能單元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM單元。FinFET隔離單元470可以用于FinFET器件上的更多的邏輯或功能單元的隔離。FinFET隔離單元470可以包括多于一個的延伸的P柵極或N柵極隔離結構。
[0047]在一些實施例中，用于兩個FinFET單元之間隔離的FinFET隔離單元可以包括摻雜阱或FinFET柵極的反向摻雜件。圖8是用于實施本發明的一個或多個實施例的FinFET器件500的示例性布局。FinFET器件500包括襯底302、Fin PFET 304、Fin NFET 306、第
一FinFET單元320、第二 FinFET單元340以及FinFET隔離單元520。第一 FinFET單元320包括多個柵極322a-322c。第二 FinFET單元340包括多個柵極322d。FinFET隔離單元520包括在第一 FinFET單元320和第二 FinFET單元340之間隔離Fin PFET 304的N阱隔離結構522。FinFET隔離單元520也包括在第一 FinFET單元320和第二 FinFET單元340之間隔離Fin NFET 306的P阱隔離結構524。然而，可能具有其他結構和包含或省略的器件。使用掩模在襯底302中形成N阱隔離結構522或P阱隔離結構524。在所述的實施例中，第一 FinFET單元320或第二 FinFET單元340包括邏輯或功能單元，例如AND、OR、NAND、NOR、反相器、DRAM或SRAM單元。FinFET隔離單元520可以用于FinFET器件上的更多的邏輯或功能單元的隔離。FinFET隔離單元520可以包括多于一個的N阱或P阱隔離結構。可以增加N阱隔離結構522或P阱隔離結構524的尺寸以進一步改進在第一 FinFET單元320和第二 FinFET單元340之間的Fin PFET 304或Fin NFET 306的隔離。
[0048]圖9是用于實施本發明的一個或多個實施例的FinFET器件550的示例性布局。FinFET 器件 550 包括襯底 302、Fin PFET 304、Fin NFET 306、第一 FinFET 單元 320、第二FinFET單元340以及FinFET隔離單元570。第一 FinFET單元320包括多個柵極322a_322c。第二 FinFET單元340包括多個柵極322d。FinFET隔離單元包括N+隔離結構572和P+隔離結構574。然而，可能具有其他結構和包含或省略的器件。N+隔離結構572在第一 FinFET單元320和第二 FinFET單元340之間隔離Fin PFET 304。P+隔離結構574在第一 FinFET單元320和第二 FinFET單元340之間隔離Fin NFET 306。使用掩模和離子注入在襯底302中形成N+隔離結構572和P+隔離結構574。N+隔離結構572是Fin PFET 304的反向摻雜件。P+隔離結構574是Fin NFET 306的反向摻雜件。
[0049]在所述的實施例中，第一 FinFET單元320或第二 FinFET單元340包括邏輯或功能單元，例如AND、OR、NAND、NOR、反相器、DRAM或SRAM單元。FinFET隔離單元570可以用于FinFET器件上的更多的邏輯或功能單元的隔離。可以增加N+隔離結構572或P+隔離結構574的尺寸以進一步改進第一 FinFET單元320和第二 FinFET單元340之間的Fin PFET304或Fin NFET 306的隔離性能。FinFET隔離單元570可以包括多于一個的N+隔離結構572或多于一個的P+隔離結構574。
[0050]參考圖10，示出了用于實施本發明的一個或多個實施例的FinFET器件600的布局。FinFET 器件 600 包括襯底 602、Fin PFET 604,Fin NFET 606、第一 FinFET 單元 620、第二 FinFET單元640以及FinFET隔離單元660。FinFET器件600也包括第一柵疊層624a_e和第二柵疊層626a-e。第一 FinFET單元620包括多個柵極622a_622c。第二 FinFET單元640包括多個柵極622d。FinFET隔離單元660包括P柵極隔離結構662、N柵極隔離結構664、接觸件666以及接觸件668。然而，可能具有其他結構和包含或省略的器件。在本發明中，FinFET器件也被稱為布局或器件。在一些實施例中，第一 FinFET單元620或第二FinFET單元640包括邏輯或功能單元，例如AND、0R、NAND、N0R、反相器、DRAM或SRAM單元。FinFET隔離單元660可以用于FinFET器件上的更多的邏輯或功能單元的隔離。
[0051]如圖10所示，襯底602包括用于參考圖1的器件100的襯底102的所有材料。分別地橫跨第一 FinFET單元620和第二 FinFET單元640的FinPFET 604和Fin NFET 606形成在襯底602上并由第一 FinFET單元620和第二 FinFET單元640共用。多個柵極622a_d橫跨Fin PFET 604和Fin NFET 606并且在襯底602中分別地形成用于Fin PFET 604和Fin NFET 606的柵極。在一些實施例中，第一柵疊層624a_e包括第一金屬柵極材料。第二柵疊層626a_e包括第二金屬柵極材料。第一金屬柵極材料的功函不同于第二金屬柵極材料的功函。Fin PFET 604包括第一柵疊層624a-e。Fin NFET 606包括第二柵疊層626a_d。Fin PFET 604,Fin NFET 606以及多個柵極622a_d在襯底602中形成FinFET器件600的第一 FinFET單元620和第二 FinFET單元640。在一個實施例中，第一 FET單元620是3 X INAND邏輯單元，而第二 FET單元640是I X I反相器。[0052]如圖10所示，在Fin PFET 604中形成P柵極隔離結構662。P柵極隔離結構662包括第二柵疊層626e。P柵極隔離結構662也連接到形成在襯底602上的接觸件666。P柵極隔離結構662被設計成關斷Fin PFET柵極604。在P柵極隔離結構662處關斷FinPFET 604等效于在P柵極隔離結構662的位置處切斷Fin PFET 604。因此，Fin PFET 604的溝道是連續的，并且保持Fin PFET 604的溝道應力。此外，提高了 Fin PFET 604的性能。當施加給第一 P柵極隔離結構662的電壓(Vgp)大致等于施加給Fin PFET 604的電壓(Vdd)時，Fin PFET 604在P柵極隔離結構662處關斷。與Fin PFET柵極604的第一柵疊層624a-d相比，P柵極隔離結構662的第二柵疊層626e具有不同的功函。第一柵疊層624a-d和第二柵疊層626e之間的不同的功函可以生成高閾值電壓(Vt)并且在P柵極隔離結構662處建立第一 FinFET單元620和第二 FinFET單元640之間的改進隔離件。
[0053]如圖10所示，在Fin NFET 606中形成N柵極隔離結構664。N柵極隔離結構664包括第一柵疊層624e。N柵極隔離結構664也連接至形成在襯底602上的接觸件668。N柵極隔離結構664被設計成關斷Fin NFET 606。在N柵極隔離結構664處關斷Fin NFET606等效于在N柵極隔離結構664的位置處切斷Fin NFET 606。因此，Fin NFET 606的溝道是連續的，并且保持Fin NFET 606的溝道應力。此外，提高了 Fin NFET 606的性能。當施加給N柵極隔離結構664的電壓(Vgn)約等于施加給Fin NFET 606的電壓(Vss)時，在N柵極隔離結構664處關斷Fin NFET 606。與Fin NFET柵極606的第二柵疊層626a_d相t匕，N柵極隔離結構664的第一柵疊層624e具有不同的功函。第二柵疊層626a_d和第一柵疊層624e之間的不同的功函可以生成高閾值電壓(Vt)并且在N柵極隔離結構664處建立第一 FinFET單元620和第二 FinFET單元640之間的改進隔離件。
[0054]如圖10所示，可以增加P柵極隔離結構662或N柵極隔離結構664的尺寸以進一步改進Fin PFET 604或Fin NFET 606的隔離性能。在一個實施例中，增加P柵極隔離結構662或N柵極隔離結構664的水平方向上的尺寸以改進Fin PFET 604或Fin NFET 606的隔離性能。在一些實施例中，隔離單元660可以包括多于一個的P柵極隔離結構662或多于一個的N柵極隔離結構664。在其他實施例中，可以交換第一柵疊層624a-e的金屬柵極材料和第二柵疊層626a_e的金屬柵極材料。
[0055]在一些實施例中，如圖11所示，FinFET隔離單元可以包括延伸的P柵極或N柵極隔離結構。圖11是用于實施本發明的一個或多個實施例的FinFET器件670的示例性布局。FinFET 器件 670 包括襯底 602、Fin PFET 604、Fin NFET 606、第一 FinFET 單元 620、第二FinFET單元640以及FinFET隔離單元680。FinFET器件670還包括第一柵疊層624a_f和第二柵疊層626a-f。第一柵疊層624a-f包括第一金屬柵極材料。第二柵疊層626a_f包括第二金屬柵極材料。第一金屬柵極材料的功函不同于第二金屬柵極材料的功函。第一FinFET單元620包括多個柵極622a-622c。第二 FinFET單元640包括多個柵極622d。FinFET隔離單元680包括P柵極隔離結構682、N柵極隔離結構684、接觸件686以及接觸件688。然而，可能具有其他結構和包含或省略的器件。在一些實施例中，第一 FinFET單元620或第二 FinFET單元640包括邏輯或功能單元，例如AND、OR、NAND、N0R、反相器、DRAM或SRAM單元。FinFET隔離單元680可以用于FinFET器件上的更多的邏輯或功能單元的隔離。
[0056]如圖11所示，P柵極隔離結構682是參考圖10的延伸的P柵極隔離結構662。P柵極隔離結構682橫跨Fin PFET 604和Fin NFET 606。P柵極隔離結構682包括位于FinNFET 606處的第一柵疊層624f以及位于Fin PFET 604處的第二柵疊層626e。P柵極隔離結構682連接至形成在襯底602中的接觸件686上。N柵極隔離結構684是參考圖10的延伸的N柵極隔離結構664。N柵極隔離結構684橫跨Fin NFET 606和Fin PFET 604。N柵極隔離結構684包括位于Fin NFET 606處的第一柵疊層624e以及位于Fin PFET 604處的第二柵疊層626f。N柵極隔離結構684連接至形成在襯底602中的接觸件688。
[0057]參考圖12，示出了根據本發明的一個或多個實施例的使用P+/N+隔離件的FinFET器件(SRAM) 700的示例性布局。FinFET器件700包括襯底702、Fin PFET 704a、Fin PFET704b、Fin NFET 706a、Fin NFET 706b、多個柵極 708a_f 和 710a_f 以及隔離結構 712a_d。然而，可能具有其他結構和包含或省略的器件。襯底702包括用于參考圖1的器件100的襯底102中的所有材料。在襯底702上形成Fin PFET 704a和704b。在襯底702上形成FinNFET 706a和706b。在襯底702上的Fin PFET 704a和Fin NFET 706a上方形成多個柵極708a-c。在襯底702上的Fin PFET 704b和Fin NFET 706b上方形成多個柵極708d_f。在Fin NFET 706a上方形成柵極710a_c。在Fin NFET 706b上方形成柵極710d_f。隔離結構712a和712b隔離Fin FET 704a。隔離結構712c和712d隔離Fin FET 704b。在一個實施例中，采用N+或P+反向摻雜形成隔離結構712a-d而沒有切斷或斷開Fin PFET 704a或704b。在其他實施例中，可以采用N阱或P阱、P柵極隔離結構或N柵極隔離結構或它們的組合形成隔離結構712a-d。
[0058]因此，本發明描述了布局。布局包括襯底、形成在襯底中的至少兩個鰭式場效應晶體管(FinFET)單元、被設計成由兩個單元共用的多個鰭、形成在襯底上的多個柵極以及形成在第一 FinFET單元和第二 FinFET單元之間的隔離單元。兩個FinFET單元包括第一FinFET單元和第二 FinFET單元。FinFET柵極可以包括正電荷FinFET (Fin PFET)柵極和負電荷FinFET(Fin NFET)柵極。隔離單元隔離第一 FinFET單元和第二 FinFET單元,而沒有斷開FinFET鰭。第一 FinFET單元包括在FinFET鰭周圍的至少一個柵極。第二 FinFET單元包括在FinFET鰭周圍的至少一個柵極。隔離單元包括形成在Fin PFET中的PFET隔離結構。PFET隔離結構進一步包括連接形成在襯底中的接觸件的至少一個P柵極隔離結構。P柵極隔離結構進一步包括延伸的P柵極隔離結構。PFET隔離結構進一步包括至少一個N阱隔離結構。PFET隔離結構進一步包括至少一個N+隔離結構。隔離單元包括形成在Fin NFET中的NFET隔離結構。NFET隔離結構進一步包括連接形成在襯底中的接觸件的至少一個N柵極隔離結構。N柵極隔離結構進一步包括延伸的N柵極隔離結構。NFET隔離結構進一步包括至少一個P阱隔離結構。NFET隔離結構進一步包括至少一個P+隔離結構。
[0059]在一些實施例中，描述了布局。器件包括襯底、形成在襯底中的至少兩個鰭式場效應晶體管(FinFET)單元、被設計成橫跨兩個FinFET單元的FinFET鰭、形成在襯底上的多個柵極以及形成在第一 FinFET單元和第二 FinFET單元之間的隔離單元，其中，隔離單元隔離第一 FinFET單元和第二 FinFET單元，而沒有斷開FinFET鰭。兩個FinFET單元包括第一 FinFET單元和第二 FinFET單元。FinFET單元包括包含第一金屬柵極材料的正電荷FinFET (Fin PFET)和包含第二金屬材料的負電荷FinFET (Fin NFET)。柵極形成在FinFET鰭的周圍。隔離單元包括隔離Fin PFET的P柵極隔離結構以及隔離Fin NFET的N柵極隔離結構。P柵極隔離結構包括延伸的P柵極隔離結構。N柵極隔離結構包括延伸的N柵極隔離結構。第一金屬柵極材料的功函不同于第二金屬柵極材料的功函。
[0060]在其他實施例中，描述了布局。布局包括襯底、形成在襯底中的至少兩個鰭式場效應晶體管(FinFET)單元、橫跨兩個FinFET單元的FinFET鰭、形成在襯底上的多個柵極以及隔離第一 FinFET單元和第二 FinFET單元而沒有斷開FinFET鰭的隔離部件。兩個FinFET單元包括第一 FinFET單元和第二 FinFET單元。FinFET包括正電荷FinFET (Fin PFET)和負電荷FinFET(Fin NFET)。隔離單元包括隔離Fin PFET的P柵極隔離結構、N阱隔離結構或N+隔離結構或它們的組合以及隔離Fin NFET的N柵極隔離結構、P阱隔離結構、P+隔離結構或它們的組合。
[0061]上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的處理和結構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
【權利要求】
1.一種布局，包括: 至少兩個鰭式場效應晶體管(FinFET)單元，所述至少兩個FinFET單元包括第一FinFET單元和第二 FinFET單元； FinFET鰭,被設計成橫跨這兩個FinFET單元,所述FinFET鰭包括正電荷FinFET (FinPFET)鰭和負電荷 FinFET (Fin NFET)鰭； 多個柵極，形成在部分所述FinFET鰭的上方；以及 隔離單元，形成在所述第一 FinFET單元和所述第二 FinFET單元之間，所述隔離單元隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET鰭。
2.根據權利要求1所述的布局，其中，所述第一FinFET單元包括位于所述FinFET鰭周圍的至少一個柵極。
3.根據權利要求1所述的布局，其中，所述第二FinFET單元包括位于所述FinFET鰭周圍的至少一個柵極。
4.根據權利要求1所述的布局，其中，所述隔離單元包括形成在所述FinPFET鰭中的PFET隔離結構。
5.根據權利要求4所述的布局，進一步包括連接形成在所述襯底中的一個接觸件的至少一個P柵極隔離結構；以及 延伸的P柵極隔離結構；或者 進一步包括至少一個N阱隔離結構；或者 至少一個N+隔離結構。`
6.根據權利要求1所述的布局，其中，所述隔離單元包括形成在所述FinNFET鰭中的NFET隔離結構。
7.根據權利要求6所述的布局，進一步包括連接形成在所述襯底中的一個接觸件的至少一個N柵極隔離結構；以及 進一步包括延伸的N柵極隔離結構。
8.根據權利要求6所述的布局，進一步包括至少一個P阱隔離結構；或者 進一步包括至少一個P+隔離結構。
9.一種布局,包括: 至少兩個鰭式場效應晶體管(FinFET)單元，所述至少兩個FinFET單元包括第一FinFET單元和第二 FinFET單元； FinFET鰭，被設計成橫跨這兩個FinFET單元，所述FinFET鰭包括包含第一金屬柵極材料的正電荷FinFET (Fin PFET)鰭和包含第二金屬柵極材料的負電荷FinFET (Fin NFET)鰭； 多個柵極，形成在部分所述FinFET鰭的周圍；以及 隔離單元，形成在所述第一 FinFET單元和所述第二 FinFET單元之間，所述隔離單元隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET鰭。
10.一種布局,包括: 第一鰭式場效應晶體管(FinFET)單元和第二 FinFET單元； FinFET鰭，橫跨所述第一 FinFET單元和所述第二 FinFET單元，所述FinFET鰭包括正電荷 FinFET (Fin PFET)鰭和負電荷 FinFET (Fin NFET)鰭；多個柵極，形成在部分所述FinFET鰭的上方；以及 隔離單元，隔離所述第一 FinFET單元和所述第二 FinFET單元而沒有斷開所述FinFET鰭。
【文檔編號】H01L29/78GK103681652SQ201210573123
【公開日】2014年3月26日 申請日期:2012年12月25日 優先權日:2012年8月31日
【發明者】戈本·多恩伯斯, 馬克·范·達爾 申請人:臺灣積體電路制造股份有限公司