半導體器件的制作方法

專利名稱：半導體器件的制作方法
技術領域：
本文中討論的實施方案涉及半導體器件。
背景技術：
在半導體器件中，邏輯電路和包含互補金屬氧化物半導體(CMOS)的電路各自連接至一對電源線來提供直流電力。去耦電容器與該對電源線并聯。去耦電容器也被稱為旁路電容器，是用來抑制饋送至該對電源線的直流電力的電壓波動的電容器。過去使用的去耦電容器通常具有金屬氧化物半導體(MOS)結構。例如，已知如下結構:在所述結構中，絕緣膜設置在η型雜質區域上，該η型雜質區域布置在硅襯底中的P型阱上，并且上電極設置在該絕緣膜上。在這種情況下，已知η型雜質區域還設置在上電極的側面上來平衡上電極下方的η型雜質區域和上電極的所述側面的η型雜質區域之間的雜質濃度。已知多晶硅膜用作上電極且摻雜有與位于多晶硅膜下方的η型雜質區域相同的導電型雜質，從而形成具有優異的頻率響應特性的電容器。已知電容器具有通過制備絕緣體上硅(SOI)襯底而形成的結構，該襯底具有如下結構:其中在絕緣膜上設置有具有均勻雜質濃度的P型硅層，P型硅層的上部中被注入P型雜質以增加濃度，并且在P型硅層上依次形成有絕緣膜和上電極。以下是參考文獻:[文獻I]日本公開特許公報第2007-157892號[文獻2]日本公開特許公報第2003-347419號

發明內容
根據本發明的一個方面，一種半導體器件包括半導體電路和電容器，該電容器包括:第一導電型第一半導體區域、設置在第一導電型第一半導體區域上并且具有比第一導電型第一半導體區域高的第一導電型雜質濃度的第一導電型第二半導體區域、設置在第一導電型第二半導體區域上的第二導電型半導體區域、設置在第二導電型半導體區域上的介質膜、設置在介質膜上的上電極、設置在第二導電型半導體區域上方并且電連接至第二導電型半導體區域的第一互連、以及電連接至上電極的第二互連。借助于在權利要求中特別指出的元件及組合，可以實現和獲得本發明的目的和優點。應當理解，如要求保護的，前述總體描述和以下詳細描述都是示例性和解釋性的，而非限制本發明。


圖1A和IB是示出根據第一實施方案的半導體器件的制造過程的橫截面視圖；圖2是根據一個實施方案的半導體器件的等效電路圖3是示出在不同頻率下對根據第一實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖4是示出根據第一對比實施方案的半導體器件中的電容器的橫截面視圖；圖5是示出在不同頻率下對根據第一對比實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖6是示出根據第二對比實施方案的半導體器件中的電容器的橫截面視圖；圖7是示出在不同頻率下對根據第二對比實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖8是示出在IOGHz的工作頻率下對根據第一實施方案和第二對比實施方案的各個半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖9是示出在IMHz的工作頻率下對根據第一實施方案和第二對比實施方案的各個半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖1OA和圖1OB是示出根據第二實施方案的半導體器件的制造過程的橫截面視圖；圖11是示出在不同頻率下對根據第二實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖12是示出根據第三對比實施方案的半導體器件中的電容器的橫截面視圖；圖13是示出在不同頻率下對根據第三對比實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖14是示出根據第四對比實施方案的半導體器件中的電容器的橫截面視圖；圖15是示出在不同頻率下對根據第四對比實施方案的半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；圖16是示出在IOGHz的工作頻率下對根據第一實施方案和第四對比實施方案的各個半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖；以及圖17是示出在IMHz的工作頻率下對根據第二實施方案和第四對比實施方案的各個半導體器件中的電容器施加的電壓與電容器的電容之間的關系的特性圖。
具體實施例方式下面將參照附圖描述實施方案。在圖中，相同的元件用相同的附圖標記表示。第一實施方案圖1A和圖1B是示出根據第一實施方案的半導體器件及該半導體器件的制造過程的橫截面視圖。下面將描述用于形成圖1A所示的結構的操作。在圖1A中，在P型硅襯底I上形成厚度約1.52μπι的P型硅層2。P型硅襯底I包含P型雜質如硼，并且具有約1.3 X IO15CnT3的雜質濃度和約10 Qcm的電阻率。在ρ型硅層2中的ρ型雜質如硼的濃度高于在ρ型硅襯底I中的P型雜質的濃度，并且是如約I X IO16Cm 3Oρ型硅層2是在ρ型硅襯底I上具有基本均勻的雜質濃度分布的外延生長的P型半導體區域。或者，P型硅層2可以是通過將P型雜質如硼離子注入到P型硅襯底I中而形成的P型半導體區域。
在ρ型硅層2上依次形成氧化硅膜(未示出)和氮化硅膜(未示出)。這些膜通過光刻法和蝕刻技術加工以在元件隔離區域上形成開口，并用作硬掩模(未示出)。通過硬掩模的開口在P型硅層2中形成元件隔離溝槽2u。通過化學氣相沉積(CVD)法在元件隔離溝槽2u中形成氧化硅膜作為絕緣膜以填充元件隔離溝槽2u。通過化學機械拋光移除硬掩模上的一部分氧化硅膜。接著，移除硬掩模。將元件隔離溝槽2u中剩余的氧化硅膜用作淺溝槽隔離(STI)區域10。每個STI區域10都是用于元件隔離的類型的絕緣層。代替STI區域10，可以通過硅的局部氧化(LOCOS)來形成用于元件隔離的絕緣層。將ρ型雜質如硼(B)離子注入到被相應的一個STI區域10所環繞的ρ型硅層2的電容器形成區域I中。這導致形成P型雜質擴散區域3，其具有從ρ型硅層2表面起約0.52 μ m的深度和比ρ型硅層2高的ρ型雜質濃度。例如，ρ型雜質擴散區域3具有5 X IO18CnT3到5 X IO19CnT3的ρ型雜質濃度，其比ρ型硅層2的ρ型雜質濃度高兩個數量級。注意，當注入P型雜質離子時，用例如光刻膠(未示出)覆蓋除電容器形成區域I以外的區域。將η型雜質如磷(P)離子注入到ρ型雜質擴散區域3的一部分中。這導致形成η型雜質擴散區域4，其具有從ρ型雜質擴散區域3表面起約20nm的結深度和例如I X IO19CnT3到5X IO2tlCnT3的雜質濃度。將η型雜質擴散區域4形成為大于下面描述的上電極7a。注意，當離子注入η型雜質離子時，用例如光刻膠(未示出)覆蓋除了待形成為η型雜質擴散區域4的區域以外的區域。在η型雜質擴散區域4的表面上形成用作介質膜5且厚度為2nm的氧化硅層。介質膜5通過例如ρ型硅層2、p型雜質擴散區域3以及η型雜質擴散區域4的表面的熱氧化來形成。在形成介質膜5之前，在被互補金屬氧化物半導體(CMOS)形成區域II中的一個對應STI區域10分開的η型和P型金屬氧化物晶體管形成子區域III和IV中，將η型雜質離子注入到P型MOS晶體管形成子區域IV中以形成N阱11。N阱11的η型雜質濃度為例如約2X1016cm_3。注意，當注入η型雜質離子時，用光刻膠(未示出)覆蓋除ρ型MOS晶體管形成子區域IV以外的區域。將ρ型硅層2的η型MOS晶體管形成子區域III用作P阱12。可以將ρ型雜質離子注入到ρ型硅層2的η型MOS晶體管形成子區域III中，以增加P阱12的ρ型雜質濃度。在P阱12與ρ型硅層2之間的ρ型雜質濃度差可以在一個數量級內。在ρ型硅層2的CMOS形成區域II的表面上形成柵極絕緣膜6。柵極絕緣膜6通過例如對P型硅層2的表面的熱氧化形成。為了形成每個都與介質膜5厚度相同的柵極絕緣膜6，同時形成介質膜5和柵極絕緣膜6。為了形成不同厚度的柵極絕緣膜6和介質膜5，例如，根據柵極絕緣膜6和介質膜5中較薄者的厚度，首先通過電容器形成區域I和CMOS形成區域II兩者中的熱氧化形成氧化硅膜。然后，進一步進行熱氧化，以增加另一區域中的氧化硅層的厚度，同時用抗蝕劑覆蓋包括柵極絕緣膜6和介質膜5中的較薄者的區域。下面將描述用于形成圖1B所示的結構的操作。通過CVD法在介質膜5和柵極絕緣膜6上形成多晶硅膜。通過光刻法和蝕刻技術對所得多晶硅膜進行圖案化。這導致形成由在P型硅層2的電容器形成區域I中的圖案化多晶硅膜形成的上電極7a，由在η型MOS晶體管形成區域III中的圖案化多晶硅膜形成的第一柵電極7b，以及由在ρ型MOS晶體管形成區域IV中的圖案化多晶硅膜形成的第二柵電極7c。在電容器形成區域I中，上電極7a、介質膜5、以及位于上電極7a下方的η型雜質擴散區域4形成電容器Q。η型雜質擴散區域4起到電容器Q的下電極的作用。η型雜質擴散區域4的延伸至上電極7a —側的部分用作接觸區域4a。電容器Q用作例如去耦電容器。接下來，通過下面描述的方法在P型硅層2中形成MOS晶體管的延伸區域8a、8b、9a和9b ο在ρ型硅層2上形成抗蝕劑圖案(未示出)，從而覆蓋P型MOS晶體管形成子區域IV和電容器形成區域I并且露出η型MOS晶體管形成子區域III。將η型雜質例如磷注入P阱12中，以在第一柵電極7b的兩側形成η型延伸區域8a和Sb。在這種情況下，η型延伸區域8a和8b各具有例如約5X IO18CnT3的η型雜質濃度。然后，移除抗蝕劑圖案(未示出)。在ρ型硅層2上形成抗蝕劑圖案(未示出)，以覆蓋η型MOS晶體管形成子區域III和電容器形成區域I并且露出P型MOS晶體管形成子區域IV。將P型雜質例如硼注入到N講11中，以在第二柵電極7c的兩側形成ρ型延伸區域9a和9b。ρ型延伸區域9a和9b各具有例如約5X IO18CnT3的ρ型雜質濃度。然后，移除抗蝕劑圖案(未示出)。通過CVD法在ρ型硅層2上、第一和第二柵電極7b和7c上、以及上電極7a上形成用作絕緣膜的氧化硅膜，然后對氧化硅膜進行回蝕。第一和第二柵電極7b、7c以及上電極7a中每一個的側壁上剩余的氧化硅膜部分用作絕緣側壁13a、13b和13c。然后，通過下面描述的方法形成MOS晶體管的源極和漏極區域8s、8d、9s和9d。在ρ型硅層2上形成抗蝕劑圖案(未示出)，以覆蓋P型MOS晶體管形成子區域IV并且露出位于電容器形成區域I和η型MOS晶體管形成子區域III中的上電極7a。將η型雜質離子注入到用作掩模的帶有第一柵電極7b的P阱12及其周圍的側壁13b中，以形成η型源極和漏極區域8s和8d。η型源極和漏極區域8s和8d各具有例如約lX102°cm_3的η型雜質濃度。在這種情況下，也將η型雜質離子注入到用作第一柵電極7b和上電極7a的多晶硅膜中。每個多晶硅膜均具有約I X IO2tlCnT3的η型雜質濃度。上電極7a的η型雜質濃度高于位于上電極7a下方的η型雜質擴散區域4的η型雜質濃度。在此處，可以將η型雜質離子注入到η型雜質擴散區域4的接觸區域4a中以增加雜質濃度。第一柵電極7b、對應的一個柵極絕緣膜6、η型源極和漏極區域8s和8d、P講12等形成η型MOS晶體管Τη。然后，移除ρ型硅層2上的抗蝕劑圖案(未示出)。在ρ型硅層2上形成抗蝕劑圖案(未示出)，以覆蓋η型MOS晶體管形成子區域III和電容器形成區域I并且露出P型MOS晶體管形成子區域IV。將P型雜質離子注入到用作掩模的帶有第二柵電極7c的N阱11及其周圍的側壁13c中，以在N阱11中形成ρ型源極和漏極區域9s和9d。ρ型源極和漏極區域9s和9d各具有例如約I X IO20Cm-3的ρ型雜質濃度。在這種情況下，也將P型雜質離子注入到用作第二柵電極7c的多晶硅膜中，使得多晶硅膜具有約I X IO20Cm-3的ρ型雜質濃度。第二柵電極7c、對應的一個柵極絕緣膜6、ρ型源極和漏極區域9s和9d、N阱11等形成P型MOS晶體管Tp。然后，移除P型硅層2上的抗蝕劑圖案(未示出)。在ρ型硅層2上形成層間絕緣膜14，以覆蓋ρ型MOS晶體管Tp、η型MOS晶體管Tn和電容器Q。然后，通過CMP來拋光和平坦化層間絕緣膜14的上表面。通過光刻法和蝕刻技術對層間絕緣膜14進行圖案化。這導致在第一和第二柵電極7b和7c上、η型源極和漏極區域8s和8d上、ρ型源極和漏極區域9s和9d上、介質膜5上、以及η型雜質擴散區域4的接觸區域4a上形成接觸孔14a至14h。在接觸孔14a至14h中形成導電塞15a至15h。在層間絕緣膜14上形成導電膜。對導電膜進行圖案化，以形成互連16a至16e、16g以及16h。通過導電塞15a至15h電連接至ρ型MOS晶體管Τρ、η型MOS晶體管Tn和電容器Q的互連16a至16e、16g以及16h連接至圖2的等效電路圖所示的一對電源線17和18。ρ型MOS晶體管Tp和η型MOS晶體管Tn由通過導電塞15c至15h的互連16c至16e、16g以及16h彼此連接，以在邏輯電路19中形成CMOS 19a。例如，向正的第二電源線18施加正電壓Vdd。向第一電源線17施加電壓VccjB接地電壓。第一電源線17通過互連16a和導電塞15a連接至η型雜質擴散區域4的接觸區域4a。第二電源線18通過互連16b和導電塞15b連接至上電極7a。ρ型硅層2被設置成具有與η型雜質擴散區域4相同的電位。對于具有上述結構的電容器Q來說，上電極7a相對于η型雜質擴散區域4的電位差設為Vg。施加至CMOS 19a的輸入端口 IN的信號頻率設為IMHz、IGHz、IOGHz和100GHz。研究了電容器Q的電容隨電位差Vg變化的情況。圖3示出結果。注意，圖3示出用SentaurusDevice器件模擬器分析出的結果。圖3表明當Vg為IV時，IOGHz下電容器Q的電容為12fF/μm0下面將描述在結構上與第一實施方案各不相同的兩個對比實施方案。根據第一對比實施方案的電容器Q1具有如圖4所示的結構和η型MOS結構。與根據第一實施方案的電容器Q —樣，圖4所不的電容器Q1包括在P型娃襯底I上的P型硅層2。具有從ρ型硅層2表面起約0.52 μ m深度的ρ型雜質擴散區域3設置在P型硅層2中。上電極7a經由厚度為2nm的介質膜5設置在ρ型雜質擴散區域3上。用作接觸區域并且具有從P型雜質擴散區域3表面起約20nm的結深度的η型雜質擴散區域41設置在P型雜質擴散區域3中并且位于上電極7a的一側上。ρ型雜質擴散區域3具有約5 X 1018cm_3的雜質濃度。η型雜質擴散區域41具有約5Χ IO19CnT3的雜質濃度。ρ型硅襯底1、ρ型硅層2、上電極7a和其他元件的雜質濃度與第一實施方案中的那些相等。具有圖4所示結構的電容器Q1連接至圖2所示的第一和第二電源線17和18。上電極7a相對于η型雜質擴散區域41的電位差設為Vg。研究了在施加至CMOS 19a的輸入端口的不同信號頻率下電容器Q1的電容隨電位差Vg的變化情況。圖5示出結果。注意，圖5示出用Sentaurus Device器件模擬器分析出的結果。圖5表明當電位差Vg為IV時，根據第一對比實施方案的電容器Q1在IOGHz的工作頻率下的電容為6.5fF/ μ m0因此，在IOGHz下,根據第一實施方案的電容器Q的電容為約根據第一對比實施方案的電容器Q1的電容的1.9倍。根據第二對比實施方案的電容器Q2具有如圖6所示的結構。除了沒有設置P型雜質擴散區域3以外，電容器Q2與圖1所示的根據第一實施方案的電容器Q具有相同的結構。在圖6中，與圖1中相同的附圖標記指代與圖1中相同的元件。調整圖6中的這些元件，使其雜質濃度與第一實施方案中的相等。具有圖6所示結構的電容器Q2連接至圖2所示的第一和第二電源線17和18。上電極7a相對于η型雜質擴散區域4的電位差設為Vg。研究了在圖2所示的邏輯電路19的不同工作頻率下，電容器Q2的電容隨電位差Vg的變化情況。圖7示出結果。注意，圖7示出用Sentaurus Device器件模擬器分析的結果。圖7表明在IOGHz時，電容器Q2的電容為7.8fF/ μ m0因此，如圖8所示，在IOGHz下，根據第一實施方案的電容器Q的電容是圖6所示的電容器Q2的電容的約1.5倍。對于根據第二對比實施方案的電容器Q2和根據第一實施方案的電容器Q中的每一個，當施加至邏輯電路19的信號頻率為IMHz時，模擬了上電極7a的電壓與各電容器的電容之間的關系。圖9示出結果。圖9表明電容器Q和Q2具有基本上相同的特性。根據第一實施方案的電容器Q與根據第二對比實施方案的電容器Q2之間在結構上的差異在于:是否存在P型雜質濃度比P型硅層2高的P型雜質擴散區域3。由結構差異引起的如圖8所示的差異看起來是由于下面的原因造成的。即，在能帶結構中，高雜質濃度的P型雜質擴散區域3與η型雜質擴散區域4之間的邊界的固有電位(built-1n potential)高于ρ型娃層2與η型雜質擴散區域4之間的邊界的固有電位。作為η型雜質擴散區域4中的主要載流子的電子看起來隨著施加至電源電壓(Vdd-Vcc)的工作頻率分量的頻率的增加而擴散。因此，η型雜質擴散區域4中的電子較不可能隨著連接至η型雜質擴散區域4的ρ型雜質半導體區域(2和3)中的ρ型雜質濃度的增加而在P型雜質區域中擴散。相應地，在根據第一實施方案的電容器Q中，η型雜質擴散區域4可以在高頻率下具有高的電子濃度。因此，電容器Q的電容高于根據第二對比實施方案的電容器Q2的電容，從而抑制高頻帶的電壓波動。參考圖3、5以及7到9，當上電極7a的電壓Vg相對于η型雜質擴散區域4為負時，電容器的電容減小。原因據認為是因為對η型雜質擴散區域4施加正電位減少了主要載流子，增加了作為次要載流子的空穴，并且擴展了耗盡層，從而造成了對η型雜質擴散區域4中的電子的弱約束。第二實施方案圖1OA和IOB是示出根據第二實施方案的半導體器件和該半導體器件的制造過程的橫截面視圖。在圖1OA和IOB中，與圖1中相同的附圖標記表示與圖1中相同的元件。下面將描述用于形成圖1OA所示的結構的操作。在圖1OA中，在ρ型襯底21上形成深度為約1.52μπι的η型硅層22。ρ型硅襯底21包含ρ型雜質例如硼，并且具有約1.3X IO15CnT3的雜質濃度和約10 Ω cm的電導率。將η型硅層22中的η型雜質例如磷的濃度調整到例如約I X 1016cm_3。η型硅層22是外延生長在ρ型硅襯底21上的η型雜質半導體區域。或者，η型硅層22可以是通過將η型雜質例如磷注入到ρ型硅襯底I中而形成的η型雜質半導體區域。例如，與第一實施方案一樣，在η型硅層22中形成用作元件隔離絕緣層的STI區域10。然后，將η型雜質例如磷注入到η型硅層22的電容器形成區域I中。這導致形成η型雜質擴散區域23，其具有從η型硅層22表面起為約0.52 μ m的深度，并且具有比η型硅層22更高的雜質濃度。例如，η型雜質擴散區域23的雜質濃度為5 X IO18CnT3至5Χ 1019cm_3，比η型硅層22的雜質濃度高兩個數量級。注意，當注入η型雜質離子時，用例如光刻膠(未示出)覆蓋除電容器形成區域I之外的區域。將ρ型雜質例如硼注入到η型雜質擴散區域23的一部分中。這導致形成P型雜質擴散區域24，其具有從η型雜質擴散區域23表面起約20nm的結深，并且具有例如I X 1019cm_3至5X 102°cm_3的雜質濃度。ρ型雜質擴散區域24形成為比上電極7a大。注意，當注入P型雜質離子時，用例如光刻膠(未示出)覆蓋除待形成為P型雜質擴散區域24的區域以外的區域。在ρ型雜質擴散區域24的表面上形成厚度為2nm的用作介質膜5的氧化硅膜。介質膜5通過例如η型硅膜22、η型雜質擴散區域23和ρ型雜質擴散區域24的表面的熱氧化來形成。在形成介質膜5之前，在被CMOS形成區域II中的一個對應STI區域10分開的η型和ρ型MOS晶體管形成子區域III和IV中，將ρ型雜質離子注入到η型MOS晶體管形成子區域III中的η型硅層22中，以形成P阱12。P阱12具有例如約2X IO16CnT3的ρ型雜質濃度。注意，當離子注入P型雜質離子時，用光刻膠(未示出)覆蓋除η型MOS晶體管形成子區域III之外的區域。將η型硅層22的ρ型MOS晶體管形成子區域IV用作N阱11。在這種情況下，可以將η型雜質離子注入到η型硅層22的ρ型MOS晶體管形成子區域IV中，以增加N阱11的η型雜質濃度。N阱11與η型硅層22之間的η型雜質濃度差可以在一個數量級內。在η型硅層22的CMOS形成區域II的表面上形成柵極絕緣膜6。柵極絕緣膜6通過例如η型娃層22的表面的熱氧化來形成。以與第一實施方案同樣的方式對柵極絕緣膜6和介質膜5的厚度進行調整。下面將描述用于形成圖1OB所示的結構的操作。以與第一實施方案相同的方式在介質膜5和柵極絕緣膜6上形成各自由多晶娃膜構成的上電極7a以及第一和第二柵電極7b和7c。由此，上電極7a、上電極7a下方的介質膜5、以及ρ型雜質擴散區域24在電容器形成區域I中形成電容器％。P型雜質擴散區域24起電容器Qtl的下電極的作用。ρ型雜質擴散區域24的延伸到上電極7a —側的部分用作接觸區域24a。電容器Qtl用作例如去耦電容器。以與第一實施方案相同的方式，在P阱12中形成η型MOS晶體管的η型延伸區域8a和8b，并且在N阱11中形成ρ型MOS晶體管的ρ型延伸區域9a和9b。η型延伸區域8a和8b各自具有例如約5 X IO18CnT3的雜質濃度。ρ型延伸區域9a和9b各自具有例如約5 X IO18CnT3的雜質濃度。以與第一實施方案相同的方式在第一和第二柵電極7b和7c以及上電極7a的側壁上形成絕緣側壁13a、13b和13c。以與第一實施方案相同的方式，在P阱12中形成η型MOS晶體管的η型源極和漏極區域8s和8d，并且在N阱11中形成ρ型MOS晶體管的ρ型源極和漏極區域9s和9d。η型源極和漏極區域8s和8d各自具有例如約lX102°cm_3的雜質濃度。P型源極和漏極區域9s和9d各自具有例如約I X IO20Cm-3的雜質濃度。在這種情況下，也將ρ型雜質離子注入到用作第二柵電極7c和上電極7a的多晶硅膜中，使得每個多晶硅膜的雜質濃度例如為約I X 102°cm_3。上電極7a的ρ型雜質濃度高于位于上電極7a下方的ρ型雜質擴散區域24。當形成ρ型源極和漏極區域9s和9d時，可以將P型雜質離子注入到P型雜質擴散區域24的接觸區域24a中，以增加雜質濃度。用作第一柵電極7b的多晶硅膜具有例如約I X IO20Cm-3的η型雜質濃度。第一柵電極7b、柵極絕緣膜6、η型源極和漏極區域8s和8d、P阱12等形成η型MOS晶體管Τη。第二柵電極7c、柵極絕緣膜6、ρ型源極和漏極區域9s和9d、N阱11等形成P型MOS晶體管Tp。以與第一實施方案相同的方式形成層間絕緣膜14，其布置為覆蓋ρ型MOS晶體管Tp、η型MOS Tn和電容器Qm形成接觸孔14a至14h。在接觸孔14a至14h中形成導電塞15a至15h。在層間絕緣膜14上形成互連16a至16e、16g及16h。通過導電塞15a至15h電連接至ρ型MOS晶體管Τρ、η型MOS晶體管Tn及電容器Q0的互連16a至16e、16g以及16h連接至如圖2的等效電路圖所示的一對電源線17和18。P型MOS晶體管Tp和η型MOS晶體管Tn由通過導電塞15c至15h的互連16c至16e、16g以及16h彼此連接，以在邏輯電路19中形成CMOS 19a。向第二電源線18施加電壓Vdd。向第一電源線17施加電壓Vcc。第二電源線18通過互連16a和導電塞15a連接至ρ型雜質擴散區域24的接觸區域24a。第一電源線17通過互連16b和導電塞15b連接至上電極7a。η型硅層22被設置為具有與ρ型雜質擴散區域24相同的電位。對于具有上述結構的Qtl,上電極7a相對于ρ型雜質擴散區域24的電位差設為Vg。施加至CMOS 19a的輸入端口的信號頻率設為1MHz、IGHz、10GHz和100GHz。研究了電容器Q0的電容隨電位差Vg的變化情況。圖11示出結果。注意，圖11示出用Sentaurus Device器件模擬器分析的結果。圖11表明在Vg為-1V時，電容器Qtl在IOGHz處的電容為14fF/μ m0下面描述與第二實施方案在結構上不同的兩個對比實施方案。根據第三對比實施方案的電容器Q11具有如圖12所示的結構和ρ型金屬氧化物結構。與根據第二實施方案的電容器Qtl —樣，圖12所不的電容器Q11在ρ型娃襯底21上包括η型硅層22。在η型硅層22中設置有從η型硅層22表面起深度為約0.52 μ m的η型雜質擴散區域23。上電極7a經由厚度2nm的介質膜5設置在η型雜質擴散區域23上。用作接觸區域并且從η型雜質擴散區域23表面起結深為約20nm的ρ型雜質擴散區域42設置在η型雜質擴散區域23中，且位于上電極7a的一側上。η型硅層22的雜質濃度為約5Χ 1018cm_3。ρ型雜質擴散區域42的雜質濃度為約5 X 1019cm_3o ρ型娃襯底21、η型娃層22、上電極7a和其他兀件的雜質濃度與第二實施方案中的相等。上電極7a相對于圖12所示結構的電容器Q11的P型雜質擴散區域42的電位差設為Vg。研究了在施加至CMOS 19a輸入端口的不同信號頻率下電容器Q11的電容隨電位差Vg的變化情況。圖13示出結果。注意，圖13示出用Sentaurus Device器件模擬器分析的結果。圖13表明當電位差Vg為-1V時，根據第三對比實施方案的電容器Q11在IOGHz的工作頻率下的電容為IOfF/μ m。因此，在IOGHz下根據第二實施方案的電容器Qtl的電容為根據第三對比實施方案的電容器Q11的電容的約1.4倍。根據第四對比實施方案的電容器Q12具有如圖14所示的結構。如圖10所示，除了沒有設置η型雜質擴散區域23以外，電容器Q12的結構與根據第二實施方案的電容器Qtl的結構相同。在圖14中，與圖10中的相同的附圖標記表示與圖10中的同樣的元件。圖10中的元件被調節為與第二實施方案具有相等的雜質濃度。具有如圖14所示結構的電容器Q12相對于ρ型雜質擴散區域24的電位差設為Vg。研究了在施加至圖2所示的CMOS 19a的輸入端口的不同信號頻率下電容器Q12的電容隨電位差Vg的變化情況。圖15示出結果。注意，圖15示出用Sentaurus Device器件模擬器分析的結果。圖15表明根據電容器Q12在IOGHz工作頻率下的電容為6.2fF/μ m。因此，如圖16所示，根據第二實施方案的電容器Qtl的電容為圖14所示電容器Q12的電容的約2.3倍。對于根據第四對比實施方案的電容器Q12和根據第二實施方案的電容器Qo中的每一個，當施加至邏輯電路19的信號頻率為IMHz時，模擬了上電極7a與每個電容器的電容之間的關系。圖17示出結果。圖17表明電容Qtl和Q12有基本相同的特性。根據第二實施方案的電容器Qtl與根據第四對比實施方案的電容器Q12之間在結構上的差異在于是否存在η型雜質濃度高于η型硅層22的η型雜質擴散區域23。由結構差異引起的如圖16所示的差異看起來是由于下面的原因引起的。即，在能帶結構中，高雜質濃度的η型雜質擴散區域23與ρ型雜質擴散區域24之間的固有邊界電位高于η型硅層22與ρ型雜質擴散區域24之間的固有邊界電位。作為ρ型雜質擴散區域24中的主要載流子的空穴看起來隨著施加至電源電壓(Vdd-Vcc)的工作頻率分量的頻率的增加而擴散。因此，P型雜質擴散區域24中的空穴較不可能隨著連接至P型雜質擴散區域24的η型雜質半導體區域(22和23)中的η型雜質濃度的增加而擴散。相應地，在根據第二實施方案的電容器Qtl中，P型雜質擴散區域24可以在高頻率下具有高空穴密度。因此，電容器Q。的電容高于根據第四對比實施方案的電容器Q12的電容，從而抑制了高頻帶的電壓波動。參考圖11、13和15，當上電極7a的電壓Vg相對于ρ型雜質擴散區域24為正時，電容器的電容減小。原因據認為是因為對P型雜質擴散區域24施加負電位減少了主要載流子，增加了作為次要載流子的電子，并且擴展了耗盡區，從而造成了對P型雜質擴散區域24中的空穴的弱約束。在上述實施方案中，硅襯底I用作半導體襯底。或者，可以使用絕SOI襯底。硅襯底I可以是η型或P型襯底。η型雜質是第一導電型雜質和第二導電型雜質中的一種或另一種。P型雜質是另一種雜質。本文中所記載的所有實施例和條件性用語意在教導的目的，以幫助讀者理解本發明以及發明人所貢獻的促進本領域技術的概念，并且應當被理解為不限于這些具體記載的實施例和條件，而且本說明書中所有這些實施例的組織也不涉及本發明優劣性的展示。盡管對本發明的實施方式做了詳細的描述，但是應當理解，可以在不背離本發明的精神和范圍的前提下對本發明進行各種改變、替代和變更。
權利要求
1.一種半導體器件，包括: 半導體電路；以及 電容器，所述電容器包括: 第一導電型第一半導體區域， 第一導電型第二半導體區域，所述第二半導體區域設置在所述第一導電型第一半導體區域上并且具有比所述第一導電型第一半導體區域高的第一導電型雜質的濃度， 設置在所述第一導電型第二半導體區域上的第二導電型半導體區域， 設置在所述第二導電型半導體區域上的介質膜， 設置在所述介質膜上的上電極， 設置在所述第二導電型半導體區域上方并且電連接至所述第二導電型半導體區域的第一互連，以及 電連接至所述上電極的第二互連。
2.根據權利要求1所述的半導體器件，其中 所述上電極由第二導電型半導體膜形成，所述上電極具有比所述第二導電型半導體區域高的第二導電型雜質濃度。
3.根據權利要求1所述的半導體器件，其中 所述半導體電路包括: 其中第一導電型金屬氧化物半導體(MOS)晶體管和第二導電型MOS晶體管彼此連接的互補金屬氧化物半導體(CMOS)， 所述第一導電型MOS晶體管的源極區域和漏極區域中之一連接至所述第一互連和所述第二互連中之一，并且 所述第二導電型MOS晶體管的源極區域和漏極區域中之一連接至其它互連之一。
4.根據權利要求1所述的半導體器件， 其中所述第二導電型MOS晶體管設置在第一導電型阱中， 其中所述第一導電型阱具有與所述第一導電型第一半導體區域相同的第一導電型雜質濃度，或者 在所述第一導電型阱與所述第一導電型第一半導體區域之間的第一導電型雜質的濃度差在一個數量級內。
5.根據權利要求1所述的半導體器件，其中 所述第一導電型第一半導體區域是在第一導電型半導體襯底上或在第二導電型半導體襯底上外延生長的層。
6.根據權利要求1所述的半導體器件，其中 所述第二導電型半導體區域是η型半導體區域， 所述上電極是η型半導體圖案，并且 通過所述第二互連將比施加至所述第一互連的電壓高的電壓施加至所述上電極。
7.根據權利要求1所述的半導體器件，其中 所述第二導電型半導體區域是P型半導體區域， 所述上電極是P型半導體圖案，并且 通過所述第一互連將比施加至所述第二互連的電壓高的電壓施加至所述第二導電型半導體區域。
8.根據權利要求1所述的半導體器件，其中 所述第一導電型第二半導體區域具有5 X IO18CnT3到5 X IO19CnT3的第一導電型雜質濃度，并且 所述第二導電型半導體區域具有 lX1019cm_3到5X102°cm_3的第二導電型雜質濃度。
全文摘要
一種半導體器件，其包括半導體電路和電容器，該電容器包括第一導電型第一半導體區域、設置在第一導電型第一半導體區域上并且具有比第一導電型第一半導體區域高的第一導電型雜質濃度的第一導電型第二半導體區域、設置在第一導電型第二半導體區域上的第二導電型半導體區域、設置在第二導電型半導體區域上的介質膜、設置在介質膜上的上電極、設置在第二導電型半導體區域上方并且電連接至第二導電型半導體區域的第一互連、以及電連接至上電極的第二互連。
文檔編號H01L23/522GK103178046SQ20121051500
公開日2013年6月26日 申請日期2012年12月4日 優先權日2011年12月26日
發明者田代浩子, 石塚剛 申請人:富士通株式會社