一種rom半導體器件及其制備方法
【專利摘要】本發明涉及一種ROM半導體器件及其制備方法，所述方法包括：半導體襯底，包括有源區和淺溝槽隔離區；至少兩個柵極結構，其中一個所述柵極結構位于所述有源區上，其具有正常值的閾值電壓，另外一個所述柵極結構位于所述淺溝槽隔離區上，其具有高于正常值的閾值電壓；根據閾值電壓的不同在所述器件中形成不同的儲存區域，來定義只讀存儲器代碼。本發明中通過在所述多個柵極結構下設置不同厚度的柵極介電層或者淺溝槽隔離，使其具有不同的閾值電壓（Threshold?voltage，VT），從而形成不同的儲存區域和代碼，實現不同代碼的定義，所述方法中并沒有增加額外的掩膜或者離子注入的步驟，工藝過程更加簡單、容易控制。
【專利說明】一種R0M半導體器件及其制備方法
【技術領域】
[0001]本發明涉及半導體領域，具體地，本發明涉及一種ROM半導體器件及其制備方法。【背景技術】
[0002]隨著半導體技術的不斷發展，對于高容量的半導體存儲裝置需求的日益增加，半導體器件的存儲速度也不斷的提高，ROM (Read-Only Memory)為一種只能讀出事先所存數據的固態半導體存儲器，其特性是一旦儲存資料就無法再將之改變或刪除。通常用在不需經常變更資料的電子或電腦系統中，資料并且不會因為電源關閉而消失；由于其具有更加穩定的特性而在系統級芯片(System on a Chip, S0C)中得到廣泛的應用,被用作密碼存儲器。
[0003]對于ROM (Read-Only Memory) code,通常通過一個額外的掩膜來形成，通過所述掩膜，可以提供不同電流下的存儲，如圖1所示，在具有不同電壓的儲存單元中具有專門的柵極電壓，在不同的柵極電壓下，可以達到不同的電流，根據不同的電流可以被定義為“O”或 “I”。
[0004]具體地，如圖2和3所示，其中所述掩膜為只讀存儲器密碼掩膜(ROM code mask),通過所述掩膜來定義ROM (Read-Only Memory) code,如圖2所示，當所述儲存單元具有較低的電壓，不執行離子注入時定義為“ I ”，當所述儲存單元具有較高的電壓，執行離子注入時定義為“0”，就實現了不同的rom code在物理上的實現。
[0005]雖然現有技術中具有實現ROM (Read-Only Memory)code的邏輯方法和手段,但是所述方法需要增加額外的掩膜層，不僅使得制造工序繁瑣，而且使得工藝成本增加，因此需要對上述器件及方法進行改進，以便簡化工藝降低成本，同時提高器件效率。
【發明內容】
[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]本發明提供了一種半導體器件，包括:
[0008]半導體襯底，包括有源區和淺溝槽隔離區；
[0009]至少兩個柵極結構，其中一個所述柵極結構位于所述有源區上，其具有正常值的閾值電壓，另外一個所述柵極結構位于所述淺溝槽隔離區上，其具有高于正常值的閾值電壓；
[0010]根據閾值電壓的不同在所述器件中形成不同的儲存區域，來定義只讀存儲器代碼。
[0011]作為優選，所述有源區包括位于所述半導體襯底上的柵極介電層。
[0012]作為優選，所述柵極介電層為柵氧化物。
[0013]作為優選，所述正常值的閾值電壓小于讀取所述只讀存儲器代碼時的電源電壓。[0014]作為優選，所述高于正常值的閾值電壓大于讀取所述只讀存儲器代碼時的電源電壓。
[0015]作為優選，所述器件還包括位于所述柵極結構兩側的源漏區。
[0016]作為優選，所述器件還包括第一金屬層，以形成源線和位線，用于分別連接源極和柵極。
[0017]作為優選，所述器件還包括第二金屬層，以形成字線和位線，用于分別連接漏極和柵極。
[0018]本發明還提供了一種ROM半導體器件的制備方法，包括:
[0019]提供半導體襯底；
[0020]在所述襯底中形成只讀存儲器的有源區和淺溝槽隔離區；
[0021]在所述有源區和淺溝槽隔離區上形成柵極結構。
[0022]作為優選，所述有源區和淺溝槽隔離區的形成方法為:
[0023]在所述襯底中定義只讀存儲器代碼的有源區和淺溝槽隔離區；
[0024]圖案化所述只讀存儲器代碼中定義的區域，以在所述定義的區域內形成有源區和淺溝槽隔離結構。
[0025]作為優選，所述有源區的形成方法為:
[0026]在定義的有源區域內形成柵極介電層，以形成有源區。
[0027]作為優選，所述方法還包括以下步驟:
[0028]在所述襯底上形成第一金屬層，以形成源線和位線，用于分別連接源極和柵極。
[0029]作為優選，所述方法還包括以下步驟:
[0030]在所述襯底上形成第二金屬層，以形成字線和位線，用于分別連接漏極和柵極。
[0031]本發明中根據ROM器件中代碼定義的不同，在所述柵極結構下設置為柵極介電層或者淺溝槽隔離結構，其中淺溝槽隔離結構的厚度要大于所述柵極介電層，正因為所述柵極介電層和所述淺溝槽隔離結構的厚度不同，使其具有不同的閾值電壓(Thresholdvoltage, VT),以電源電壓作為讀取電壓，在不同的閾值電壓下會形成不同的電流，從而形成不同的儲存區域和代碼，所述方法中并沒有增加額外的掩膜或者離子注入的步驟，工藝過程更加簡單、容易控制，而且所述方法具有高度的兼容性，可以很好地和現有工藝融合，進一步降低其生產成本。
【專利附圖】
【附圖說明】
[0032]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的裝置及原理。在附圖中，
[0033]圖1為現有技術中不同閾值電壓下得到不同電流而被定義為“I”和“O”的示意圖；
[0034]圖2-3為現有技術中通過閾值掩膜層調節閾值電壓的示意圖；
[0035]圖4-6為本發明中通過不同厚度的氧化物層調節閾值電壓的示意圖；
[0036]圖7為本發明中制備所述半導體器件的工藝流程圖。
【具體實施方式】[0037]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0038]為了徹底理解本發明，將在下列的描述中提出詳細的描述，以說明本發明所述半導體器件及其制備方法。顯然，本發明的施行并不限于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0039]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0040]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0041]本發明為了解決現有技術中需要通過設置額外的掩膜層來調節所述閾值電壓的問題，提供了一種半導體器件，包括:
[0042]半導體襯底，包括有源區和淺溝槽隔離區；
[0043]至少兩個柵極結構，其中一個所述柵極結構位于所述有源區上，用來形成正常值的閾值電壓，另外一個所述柵極結構位于所述淺溝槽隔離區上，用來形成高于正常值的閾值電壓，根據閾值電壓的不同在器件中形成不同的儲存區域，來定義只讀存儲器代碼。
[0044]其中，所述半導體襯底可以是以下所提到的材料中的至少一種:絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等，在該半導體襯底中還可以形成其他有源器件。在本發明中優選絕緣體上硅(SOI )，所述絕緣體上硅(SOI)包括從下往上依次為支撐襯底、氧化物絕緣層以及半導體材料層，其中所述頂部的半導體材料層為單晶硅層、多晶硅層、SiC或SiGe0由于SOI被制成器件有源區下方具有氧化物絕緣層，該氧化物絕緣層埋置于半導體基底層，從而使器件具有更加優異的性能，但并不局限于上述示例。
[0045]多個柵極結構201，如圖4和圖5所示，所述柵極結構為多晶硅柵極，所述柵極可以進一步的包括柵極間隙壁，根據ROM器件中代碼的定義不同，在所述柵極結構下設置具有不同厚度的隔離結構，所述隔離結構可以為不同厚度的氧化物的組合，或者厚度較小的氧化物和深度較大的淺溝槽隔離的組合，還可以是不同深度的淺溝槽隔離，只要能夠滿足在所述柵極結構下具有不同的厚度、產生不同的閾值電壓即可，并不局限于某一種形式。
[0046]作為優選，在本發明中所述柵極結構下設置為柵極介電層202和淺溝槽隔離結構204，其中所述柵極介電層可以為柵極氧化物，例如可以為氧化硅(SiO2)或氮氧化硅(SiON)等，而淺溝槽隔離結構也可以為一種氧化物或者多種的結合，其厚度要大于所述柵極介電層，正因為所述柵極介電層和所述淺溝槽隔離結構的厚度不同，使其具有不同的閾值電壓(Threshold voltage, VT)，以電源電壓作為讀取電壓，在不同的閾值電壓下會形成不同的電流，從而形成不同的儲存區域和代碼，實現不同代碼的定義，所述方法中并沒有增加額外的掩膜或者離子注入的步驟，工藝過程更加簡單、容易控制，而且所述方法具有高度的兼容性，可以很好地和現有工藝融合，進一步降低其生產成本。
[0047]其中，柵極介電層的厚度小，在該情況下所述區域單元可以提供較小的閾值電壓(Threshold voltage, VT),該閾值電壓(Threshold voltage, VT)小于電源電壓(VoltCurrent Condenser, VCC),而當所述柵極結構下方為淺溝槽隔離結構時，由于其厚度大,其閾值電壓(Threshold voltage, VT)較大，大于所述電源電壓(Volt Current Condenser,VCC),當電源電壓(Volt Current Condenser, VCC)作為讀取狀態電壓時，即可獲得不同的電流。
[0048]所述半導體器件還進一步包括位于所述柵極結構兩側的源漏區203，作為優選，所述器件包括第一金屬層，以形成源線和位線，用于分別連接所述源極和柵極；所述器件包括第二金屬層，以形成字線和位線，用于分別連接所述漏極和柵極。
[0049]本發明還提供了一種所述半導體器件的制備方法，包括:
[0050]首先提供半導體襯底，所述襯底為上述器件中所述襯底中的一種或者多種，還可以選擇本領域常用的其他襯底，在此不再重復描述。
[0051]如圖6所示，在所述襯底中定義只讀存儲器代碼的有源區和淺溝槽隔離區，具體地，根據目標器件ROM所要形成的代碼，在所述襯底中劃分、定義所述有源區和所述淺溝槽隔離區；
[0052]接著，根據對定義好的所述有源區和所述淺溝槽隔離區進行圖案化，以形成所述有源區和所述淺溝槽隔離區，其形成方法為在襯底的有源區上形成柵極介電層，在淺溝槽隔離區上形成淺溝槽隔離結·構，然后再形成所述柵極結構；
[0053]其中，所述柵極介電層可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本領域技術人員所習知的氧化工藝例如爐管氧化、快速熱退火氧化(RTO)、原位水蒸氣氧化(ISSG)等形成氧化硅材質的柵極介質層。對氧化硅執行氮化工藝可形成氮氧化硅，其中，所述氮化工藝可以是高溫爐管氮化、快速熱退火氮化或等離子體氮化，當然，還可以采用其它的氮化工藝，這里不再贅述。
[0054]利用傳統沉積工藝在露出的溝道的頂部形成柵極介電層。或者，柵極介電層可以通過熱氧化、氮化或氧氮化工藝形成。在形成柵極介電層時，也可以組合使用上述工藝。柵極介電層可以包括如下的任何傳統電介質:Si02、SiON, SiON2、諸如Ti02、A1203、ZrO2, HfO2,Ta2O5^La2O3的高k電介質以及包括鈣鈦礦型氧化物的其它類似氧化物，但不限于此。通常，高k電介質能經受高溫(900°C )退火。柵極介電層也可以包括上述電介質材料的任何組
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[0055]柵極介電層可以包括傳統的電介質材料諸如具有電介質常數從大約4到大約20(真空中測量)的硅的氧化物、氮化物和氮氧化物。或者，柵極介電層可以包括具有電介質常數從大約20到至少大約100的通常較高電介質常數電介質材料。這種較高電介質常數電解質材料可以包括但不限于:氧化鉿、硅酸鉿、氧化鈦、鈦酸鍶鋇(BSTs)和鋯鈦酸鉛(PZTs)。可以采用適合柵極介電層成分的材料的數種方法的任何一種形成柵極介電層。所包括但非限制性的有熱或等離子氧化或氮化方法、化學汽相沉積方法和物理汽相沉積方法。通常，柵極介電層包括具有厚度從大約5到大約70埃的熱氧化硅電介質材料。
[0056]柵極介電層優選高介電常數(高K)材料。所述高K材料包括氧化鉿、氧化鉿硅、氮氧化鉿娃、氧化鑭、氧化錯、氧化錯娃、氧化鈦、氧化鉭、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化鋁等。特別優選的是氧化鉿、氧化鋯和氧化鋁。柵極介電層的形成工藝可以采用本領域技術人員熟知的任何現有技術，比較優選的為化學氣相沉積法，柵極介電層的厚度為15到60埃。
[0057]然后在淺溝槽隔離區上形成淺溝槽隔離，所述淺溝槽隔離的形成方法可以選用現有技術中常用的方法，例如首先，在半導體襯底上依次形成第一氧化物層和第一氮化物層。接著，執行干法刻蝕工藝，依次對第一氮化物層、第一氧化物層和半導體襯底進行刻蝕以形成溝槽。具體地，可以在第一氮化物層上形成具有圖案的光刻膠層，以該光刻膠層為掩膜對第一氮化物層進行干法刻蝕，以將圖案轉移至第一氮化物層，并以光刻膠層和第一氮化物層為掩膜對第一氧化物層和半導體襯底進行刻蝕，以形成溝槽。當然還可以采用其它方法來形成溝槽，由于該工藝以為本領域所熟知，因此不再做進一步描述。
[0058]然后，在溝槽內填充淺溝槽隔離材料，以形成第一子淺溝槽隔離結構。具體地，可以在第一氮化物層上和溝槽內形成淺溝槽隔離材料，所述淺溝槽隔離材料可以為氧化硅、氮氧化硅和/或其它現有的低介電常數材料；執行化學機械研磨工藝并停止在第一氮化物層上，以形成具有淺溝槽隔離結構。
[0059]接著在所述有源區和淺溝槽隔離區上形成柵極結構，柵極電極可以包括各個材料，所述各個材料包含但不限于:某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復合物。柵極電極也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(即，具有從每立方厘米大約IelS到大約le22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。類似地，也可以采用數種方法的任何一個形成前述材料。非限制性實例包括自對準金屬硅化物方法、化學汽相沉積方法和物理汽相沉積方法，諸如但不限于:蒸發方法和濺射方法。通常，柵極電極包括具有厚度從大約50到大約2000埃的摻雜的多晶硅材料。
[0060]柵極層形成于柵極介電層上。在一實施例中，柵極層由多晶硅材料組成，一般也可使用金屬、金屬氮化物、金屬硅化物或類似化合物作為柵極層的材料。柵極介電層以及柵極層優選的形成方法包括化學氣相沉積法(CVD),如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)，也可使用例如濺鍍及物理氣相沉積(PVD)等一般相似方法。柵極層的厚度以小于約1200埃為佳。
[0061]柵極可以是包含半導體材料的多層結構，例如硅、鍺、金屬或其組合。所述柵極的形成工藝可以采用本領域技術人員熟知的任何現有技術，比較優選的為化學氣相沉積法，例如低壓等離子體化學氣相沉積或者等離子體增強化學氣相沉積工藝。多晶硅層的形成方法可選用低壓化學氣相淀積(LPCVD)工藝。形成所述多晶硅層的工藝條件包括:反應氣體為硅烷(SiH4)，所述硅烷的流量范圍可為100?200立方厘米/分鐘(sccm)，如150sccm ;反應腔內溫度范圍可為700?750攝氏度；反應腔內壓力可為250?350毫毫米汞柱(mTorr),如300mTorr ;所述反應氣體中還可包括緩沖氣體,所述緩沖氣體可為氦氣(He)或氮氣，所述氦氣和氮氣的流量范圍可為5?20升/分鐘(slm),如8slm、10slm或15slm。[0062]所述方法還包括進一步形成源漏區的步驟，在形成所述源漏區之間，還可以進一步形成柵極間隙壁，所述柵極間隙壁可以為氧化硅、氮化硅、氮氧化硅中一種或者它們組合構成。作為本實施例的一個優化實施方式，所述間隙壁為氧化硅、氮化硅共同組成，具體工藝為:在半導體襯底上形成第一氧化硅層、第一氮化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁。
[0063]在柵極的每個側壁上形成間隙壁結構。間隙壁結構，包括氮化物、氧氮化物或它們的組合，是通過沉積和刻蝕形成的。間隙壁結構可以具有不同的厚度，但從底表面開始測量，間隙壁結構的厚度通常為10到30nm。
[0064]作為示例，在半導體襯底上還可以形成有位于柵極結構兩側且緊靠柵極結構的間隙壁結構。其中，間隙壁結構可以包括至少一層氧化物層和/或至少一層氮化物層。需要說明的是，間隙壁結構是可選的而非必需的，其主要用于在后續進行蝕刻或離子注入時保護柵極結構的側壁不受損傷。
[0065]接著進行離子注入工藝，以于柵極周圍的半導體襯底中形成源極/漏極區域。緊接著進行快速升溫退火工藝，利用900至1050°C的高溫來活化源極/漏極區域內的摻雜質，并同時修補在各離子注入工藝中受損的半導體襯底表面的晶格結構。此外，亦可視產品需求及功能性考量，另于源極/漏極區域與各柵極之間分別形成輕摻雜漏極(LDD)。
[0066]本發明中根據ROM器件中代碼定義的不同，在所述柵極結構下設置為柵極介電層或者淺溝槽隔離結構，其中淺溝槽隔離結構的厚度要大于所述柵極介電層，正因為所述柵極介電層和所述淺溝槽隔離結構的厚度不同，使其具有不同的閾值電壓(Thresholdvoltage, VT),以電源電壓作為讀取電壓，在不同的閾值電壓下會形成不同的電流，從而形成不同的儲存區域和代碼，實現不同代碼的定義，所述方法中并沒有增加額外的掩膜或者離子注入的步驟，工藝過程更加簡單、容易控制，而且所述方法具有高度的兼容性，可以很好地和現有工藝融合，進一步降低其生產成本。
[0067]圖7為本發明中制備所述半導體器件的工藝流程圖，包括:
[0068]步驟201半導體襯底，包括有源區和淺溝槽隔離區；
[0069]步驟202至少兩個柵極結構，其中一個所述柵極結構位于所述有源區上，其具有正常值的閾值電壓，另外一個所述柵極結構位于所述淺溝槽隔離區上，其具有高于正常值的閾值電壓；
[0070]步驟203根據閾值電壓的不同在所述器件中形成不同的儲存區域，來定義只讀存儲器代碼。
[0071]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【權利要求】
1.一種ROM半導體器件，包括: 半導體襯底，包括有源區和淺溝槽隔離區； 至少兩個柵極結構，其中一個所述柵極結構位于所述有源區上，其具有正常值的閾值電壓，另外一個所述柵極結構位于所述淺溝槽隔離區上，其具有高于正常值的閾值電壓；根據閾值電壓的不同在所述器件中形成不同的儲存區域，來定義只讀存儲器代碼。
2.根據權利要求1所述的器件，其特征在于，所述有源區包括位于所述半導體襯底上的柵極介電層。
3.根據權利要求2所述的器件，其特征在于，所述柵極介電層為柵氧化物。
4.根據權利要求1所述的器件，其特征在于，所述正常值的閾值電壓小于讀取所述只讀存儲器代碼時的電源電壓。
5.根據權利要求1所述的器件，其特征在于，所述高于正常值的閾值電壓大于讀取所述只讀存儲器代碼時的電源電壓。
6.根據權利要求1所述的器件，其特征在于，所述器件還包括位于所述柵極結構兩側的源漏區。
7.根據權利要求1所述的器件，其特征在于，所述器件還包括第一金屬層，以形成源線和位線，用于分別連接源極和柵極。
8.根據權利要求1所述的器件，其特征在于，所述器件還包括第二金屬層，以形成字線和位線，用于分別連接漏極和柵極。
9.一種ROM半導體器件的制備方法，包括: 提供半導體襯底； 在所述襯底中形成只讀存儲器的有源區和淺溝槽隔離區； 在所述有源區和淺溝槽隔離區上形成柵極結構。
10.根據權利要求9所述的方法，其特征在于，所述有源區和淺溝槽隔離區的形成方法為: 在所述襯底中定義只讀存儲器代碼的有源區和淺溝槽隔離區； 圖案化所述只讀存儲器代碼中定義的區域，以在所述定義的區域內形成有源區和淺溝槽隔離結構。
11.根據權利要求9所述的方法，其特征在于，所述有源區的形成方法為: 在定義的有源區域內形成柵極介電層，以形成有源區。
12.根據權利要求9所述的方法，其特征在于，所述方法還包括以下步驟: 在所述襯底上形成第一金屬層，以形成源線和位線，用于分別連接源極和柵極。
13.根據權利要求9所述的方法，其特征在于，所述方法還包括以下步驟: 在所述襯底上形成第二金屬層，以形成字線和位線，用于分別連接漏極和柵極。
【文檔編號】H01L27/112GK103855159SQ201210514147
【公開日】2014年6月11日 申請日期:2012年12月4日 優先權日:2012年12月4日
【發明者】蔡建祥 申請人:中芯國際集成電路制造(上海)有限公司