一種半導體器件的制造方法
【專利摘要】本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上依次形成柵極介電層和柵極材料層，并執行第一離子注入；形成硬掩膜層，并依次蝕刻所述硬掩膜層、所述柵極材料層和所述柵極介電層，以形成柵極結構；回蝕刻所述硬掩膜層，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層；形成圍繞所述柵極結構和所述硬掩膜層的側壁材料層；蝕刻所述側壁材料層，以在所述硬掩膜層的兩側以及所述柵極結構的兩側形成側壁；在位于所述柵極結構兩側的側壁的兩側形成犧牲層間介質層；執行第二離子注入，在所述柵極材料層的中部或側部注入摻雜離子。根據本發明，在抑制短溝道效應的同時，所形成的器件結構不影響MOSFET的其它電性參數的改善。
【專利說明】一種半導體器件的制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種在柵極結構中形成有可變功函數區的半導體器件的制造方法。
【背景技術】
[0002]隨著金屬-氧化物-半導體場效應晶體管(MOSFET)器件尺寸的不斷減小，尤其是柵極尺寸的不斷縮減，短溝道效應成為制約MOSFET的性能進一步提升的主要因素。所述短溝道效應從以下幾個方面影響MOSFET的性能:第一，影響閾值電壓；第二，使漏端飽和電流大幅降低；第三，導致嚴重的熱載流子效應，限制器件的最高工作電壓；第四，使器件關態特性變差，靜態功耗變大。
[0003]為了抑制所述短溝道效應，現有技術對MOSFET的結構做出許多改進，但是這些改進在抑制所述短溝道效應的同時也影響MOSFET的其它電性參數的改善。
[0004]因此，需要提出一種方法，在改進MOSFET的結構以抑制所述短溝道效應的同時，不影響MOSFET的其它電性參數的改善。
【發明內容】
[0005]針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上依次形成柵極介電層和柵極材料層，并執行第一離子注入，以調整所述柵極材料層的功函數；在所述柵極材料層上形成硬掩膜層，并依次蝕刻所述硬掩膜層、所述柵極材料層和所述柵極介電層，以在所述半導體襯底上形成柵極結構；回蝕刻所述硬掩膜層，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層；形成圍繞所述柵極結構和所述硬掩膜層的側壁材料層；蝕刻所述側壁材料層，以在所述硬掩膜層的兩側以及所述柵極結構的兩側形成側壁；在位于所述柵極結構兩側的側壁的兩側形成犧牲層間介質層；執行第二離子注入，通過在所述柵極材料層的中部或側部注入摻雜離子以調整所述柵極材料層的功函數。
[0006]進一步，所述柵極材料層包括多晶硅層。
[0007]進一步，所述柵極介電層包括氧化物層。
[0008]進一步，所述硬掩膜層的構成材料包括氮化物。
[0009]進一步，采用濕法蝕刻工藝實施所述回蝕刻。
[0010]進一步，所述濕法蝕刻的腐蝕液為熱磷酸。
[0011 ] 進一步，采用共形沉積工藝形成所述側壁材料層。
[0012]進一步，所述犧牲層間介質層的形成過程包括以下步驟:在所述半導體襯底上形成一犧牲層間介質層，并研磨所述犧牲層間介質層以使其表面與所述硬掩膜層的頂部平齊；回蝕刻所述犧牲層間介質層以完全露出所述硬掩膜層及兩側的側壁。
[0013]進一步，所述第一離子注入和所述第二離子注入的注入離子均包括元素周期表中III族和V族范圍內的任一元素的離子。[0014]進一步，所述第一離子注入和所述第二離子注入的注入劑量均為10XE1Q-10XE2°離子/平方厘米。
[0015]進一步，所述第一離子注入和所述第二離子注入的注入離子不同或者注入離子相同但注入劑量不同，以在所述柵極材料層中形成可變功函數區。
[0016]進一步，在所述柵極材料層的中部注入摻雜離子包括以下步驟:以所述硬掩膜層兩側的側壁為掩膜，去除所述硬掩膜層，并執行所述第二離子注入；去除所述側壁和所述犧牲層間介質層。
[0017]進一步，在所述柵極材料層的側部注入摻雜離子包括以下步驟:去除所述硬掩膜層兩側的側壁；執行所述第二離子注入；去除所述硬掩膜層、所述犧牲層間介質層和所述柵極結構兩側的側壁。
[0018]根據本發明，在抑制短溝道效應的同時，所形成的器件結構不影響MOSFET的其它電性參數的改善。
【專利附圖】
【附圖說明】
[0019]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0020]附圖中:
[0021]圖1A-圖1I為本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的實施例1的各步驟的示意性剖面圖；
[0022]圖2A-圖2J為本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的實施例2的各步驟的示意性剖面圖；
[0023]圖3為本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的流程圖。
【具體實施方式】
[0024]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0025]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0026]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0027]下面，參照圖1A-圖1I來描述本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的實施例1的詳細步驟。
[0028]首先，如圖1A所示，如圖1A所示，提供半導體襯底100，所述半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，所述半導體襯底100選用單晶硅材料構成。在所述半導體襯底100中形成有隔離結構101，所述隔離結構101為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。所述半導體襯底100中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。
[0029]接下來，在所述半導體襯底100上依次形成柵極介電層102和柵極材料層103。所述柵極介電層102可包括氧化物，如二氧化硅(SiO2)層。所述柵極材料層103可包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層可包括氮化鈦(TiN)層；導電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。形成所述柵極介電層102和所述柵極材料層103可以采用本領域技術人員所熟習的各種適宜的工藝，例如化學氣相沉積工藝或者物理氣相沉積工藝。
[0030]然后，執行第一離子注入104，以調整所述柵極材料層103的功函數(workfunction).所述第一離子注入104的注入離子包括元素周期表中III族和V族范圍內的任一元素的離子，注入劑量為10XE1(1-10XE2°離子/平方厘米。
[0031]接著，如圖1B所示，在所述柵極材料層103上形成硬掩膜層105。所述硬掩膜層105的材料為本領域技術人員所熟習的各種適宜的材料，例如氮化硅(SiN)。形成所述硬掩膜層105可以采用本領域技術人員所熟習的各種適宜的工藝，例如化學氣相沉積工藝。
[0032]接著，如圖1C所示，依次蝕刻所述硬掩膜層105、所述柵極材料層103和所述柵極介電層102，以在所述半導體襯底100上形成柵極結構。所述柵極結構由依次層疊的所述柵極介電層102和所述柵極材料層103構成。所述柵極介電層102所述蝕刻過程包括以下步驟:在所述硬掩膜層105上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的所述硬掩膜層105、所述柵極材料層103和所述柵極介電層102 ;采用灰化工藝去除所述光刻膠層。
[0033]接著，如圖1D所示，回蝕刻所述硬掩膜層105，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層。在本實施例中，采用濕法蝕刻工藝實施所述回蝕刻，所述濕法蝕刻的腐蝕液為熱磷酸。
[0034]接著，如圖1E所示，采用共形沉積工藝形成圍繞所述柵極結構和所述經過回蝕刻的硬掩膜層105的側壁材料層106。所述側壁材料層106由氮化物層、氧化物層或者二者組成的層疊結構構成，其中，所述氮化物包括摻雜碳的氮化硅(SiCN)或者摻雜氧的氮化硅(SiON)，所述氧化物包括二氧化硅(SiO2)。
[0035]接著，如圖1F所示，蝕刻所述側壁材料層106，以在所述經過回蝕刻的硬掩膜層105的兩側以及所述柵極結構的兩側形成側壁106’。
[0036]接著，如圖1G所示，在位于所述柵極結構兩側的側壁106’的兩側形成犧牲層間介質層107，所述形成過程包括以下步驟:在所述半導體襯底100上形成一犧牲層間介質層，并研磨所述犧牲層間介質層以使其表面與所述經過回蝕刻的硬掩膜層105的頂部平齊；回蝕刻所述犧牲層間介質層以完全露出所述經過回蝕刻的硬掩膜層105及兩側的側壁106’。
[0037]接著，如圖1H所示，以所述經過回蝕刻的硬掩膜層105兩側的側壁106’為掩膜，去除所述經過回蝕刻的硬掩膜層105，并執行第二離子注入108，以再次調整所述柵極材料層103的功函數。由于所述側壁106’的遮蔽，所述第二離子注入108在所述側壁106’之間的開口下方的柵極材料層103中形成摻雜離子區109。所述第二離子注入106的注入離子包括元素周期表中III族和V族范圍內的任一元素的離子，注入劑量為10 XE10-1O XE20離子/平方厘米。需要說明的是，所述第二離子注入106的注入離子與所述第一離子注入104的注入離子不同，或者所述第二離子注入106的注入離子與所述第一離子注入104的注入離子相同但注入劑量不同，以在所述柵極材料層103中形成可變功函數區。
[0038]接著，如圖1I所示，去除所述側壁106’和所述犧牲層間介質層107。采用本領域技術人員所熟習的各種適宜的技術實施所述去除過程，例如濕法蝕刻工藝。
[0039]下面，參照圖2A-圖2J來描述本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的實施例2的詳細步驟。
[0040]如圖2A所示，提供半導體襯底200，所述半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，所述半導體襯底200選用單晶硅材料構成。在所述半導體襯底200中形成有隔離結構201，所述隔離結構201為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。所述半導體襯底200中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。
[0041]接下來，在所述半導體襯底200上依次形成柵極介電層202和柵極材料層203。所述柵極介電層202可包括氧化物，如二氧化硅(SiO2)層。所述柵極材料層203可包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層可包括氮化鈦(TiN)層；導電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。形成所述柵極介電層202和所述柵極材料層203可以采用本領域技術人員所熟習的各種適宜的工藝，例如化學氣相沉積工藝或者物理氣相沉積工藝。
[0042]然后，執行第一離子注入204，以調整所述柵極材料層203的功函數(workfunction).所述第一離子注入204的注入離子包括元素周期表中III族和V族范圍內的任一元素的離子，注入劑量為10XE1(1-10XE2°離子/平方厘米。
[0043]接著，如圖2B所示，在所述柵極材料層203上形成硬掩膜層205。所述硬掩膜層205的材料為本領域技術人員所熟習的各種適宜的材料，例如氮化硅(SiN)。形成所述硬掩膜層205可以采用本領域技術人員所熟習的各種適宜的工藝，例如化學氣相沉積工藝。
[0044]接著，如圖2C所示，依次蝕刻所述硬掩膜層205、所述柵極材料層203和所述柵極介電層202，以在所述半導體襯底200上形成柵極結構。所述柵極結構由依次層疊的所述柵極介電層202和所述柵極材料層203構成。所述柵極介電層202所述蝕刻過程包括以下步驟:在所述硬掩膜層205上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的所述硬掩膜層205、所述柵極材料層203和所述柵極介電層202 ;采用灰化工藝去除所述光刻膠層。
[0045]接著，如圖2D所示，回蝕刻所述硬掩膜層205，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層。在本實施例中，采用濕法蝕刻工藝實施所述回蝕刻，所述濕法蝕刻的腐蝕液為熱磷酸。
[0046]接著，如圖2E所示，采用共形沉積工藝形成圍繞所述柵極結構和所述經過回蝕刻的硬掩膜層205的側壁材料層206。所述側壁材料層206由氮化物層、氧化物層或者二者組成的層疊結構構成，其中，所述氮化物包括摻雜碳的氮化硅(SiCN)或者摻雜氧的氮化硅(SiON)，所述氧化物包括二氧化硅(SiO2)。
[0047]接著，如圖2F所示，蝕刻所述側壁材料層206，以在所述經過回蝕刻的硬掩膜層205的兩側以及所述柵極結構的兩側形成側壁206’。
[0048]接著，如圖2G所示，在位于所述柵極結構兩側的側壁206’的兩側形成犧牲層間介質層207，所述形成過程包括以下步驟:在所述半導體襯底200上形成一犧牲層間介質層，并研磨所述犧牲層間介質層以使其表面與所述經過回蝕刻的硬掩膜層205的頂部平齊；回蝕刻所述犧牲層間介質層以完全露出所述經過回蝕刻的硬掩膜層205及兩側的側壁206’。
[0049]接著，如圖2H所示，去除所述經過回蝕刻的硬掩膜層205兩側的側壁206’。采用本領域技術人員所熟習的各種適宜的技術實施所述去除過程，例如濕法蝕刻工藝。
[0050]接著，如圖21所示，執行第二離子注入208，以再次調整所述柵極材料層203的功函數。由于所述經過回蝕刻的硬掩膜層205的遮蔽，所述第二離子注入208在所述經過回蝕刻的硬掩膜層205兩側的柵極材料層203中形成摻雜離子區209。所述第二離子注Λ 208的注入離子包括元素周期表中III族和V族范圍內的任一元素的離子，注入劑量為10ΧΕ1(Ι-10ΧΕ2°離子/平方厘米。需要說明的是，所述第二離子注入206的注入離子與所述第一離子注入204的注入離子不同，或者所述第二離子注入206的注入離子與所述第一離子注入204的注入離子相同但注入劑量不同，以在所述柵極材料層203中形成可變功函數區。
[0051]接著，如圖2J所示，去除所述經過回蝕刻的硬掩膜層205、所述犧牲層間介質層207和所述柵極結構兩側的側壁206’。采用本領域技術人員所熟習的各種適宜的技術實施所述去除過程，例如濕法蝕刻工藝。
[0052]至此，完成了根據本發明示例性實施例的方法實施的全部工藝步驟，接下來，可以通過后續工藝完成整個半導體器件的制作，所述后續工藝與傳統的半導體器件加工工藝完全相同。根據本發明，在抑制短溝道效應的同時，所形成的器件結構不影響MOSFET的其它電性參數的改善。
[0053]參照圖3，其中示出了本發明提出的在柵極結構中形成有可變功函數區的半導體器件的制造方法的的流程圖，用于簡要示出整個制造工藝的流程。
[0054]在步驟301中，提供半導體襯底，在所述半導體襯底上依次形成柵極介電層和柵極材料層，并執行第一離子注入，以調整所述柵極材料層的功函數；
[0055]在步驟302中，在所述柵極材料層上形成硬掩膜層，并依次蝕刻所述硬掩膜層、所述柵極材料層和所述柵極介電層，以在所述半導體襯底上形成柵極結構；
[0056]在步驟303中，回蝕刻所述硬掩膜層，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層；
[0057]在步驟304中，形成圍繞所述柵極結構和所述硬掩膜層的側壁材料層；
[0058]在步驟305中，蝕刻所述側壁材料層，以在所述硬掩膜層的兩側以及所述柵極結構的兩側形成側壁；
[0059]在步驟306中，在位于所述柵極結構兩側的側壁的兩側形成犧牲層間介質層；
[0060]在步驟307中，執行第二離子注入，通過在所述柵極材料層的中部或側部注入摻雜離子以調整所述柵極材料層的功函數。
[0061]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【權利要求】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上依次形成柵極介電層和柵極材料層，并執行第一離子注入，以調整所述柵極材料層的功函數； 在所述柵極材料層上形成硬掩膜層，并依次蝕刻所述硬掩膜層、所述柵極材料層和所述柵極介電層，以在所述半導體襯底上形成柵極結構； 回蝕刻所述硬掩膜層，以去除位于所述柵極結構頂部的兩側上方的硬掩膜層； 形成圍繞所述柵極結構和所述硬掩膜層的側壁材料層； 蝕刻所述側壁材料層，以在所述硬掩膜層的兩側以及所述柵極結構的兩側形成側壁； 在位于所述柵極結構兩側的側壁的兩側形成犧牲層間介質層； 執行第二離子注入，通過在所述柵極材料層的中部或側部注入摻雜離子以調整所述柵極材料層的功函數。
2.根據權利要求1所述的方法，其特征在于，所述柵極材料層包括多晶硅層。
3.根據權利要求1所述的方法，其特征在于，所述柵極介電層包括氧化物層。
4.根據權利要求1所述的方法，其特征在于，所述硬掩膜層的構成材料包括氮化物。
5.根據權利要求1所述的方法，其特征在于，采用濕法蝕刻工藝實施所述回蝕刻。
6.根據權利要求5所述的方法，其特征在于，所述濕法蝕刻的腐蝕液為熱磷酸。
7.根據權利要求1所述的方法，其特征在于，采用共形沉積工藝形成所述側壁材料層。
8.根據權利要求1所述的方法，其特征在于，所述犧牲層間介質層的形成過程包括以下步驟:在所述半導體襯底上形成一犧牲層間介質層，并研磨所述犧牲層間介質層以使其表面與所述硬掩膜層的頂部平齊；回蝕刻所述犧牲層間介質層以完全露出所述硬掩膜層及兩側的側壁。
9.根據權利要求1所述的方法，其特征在于，所述第一離子注入和所述第二離子注入的注入離子均包括元素周期表中III族和V族范圍內的任一元素的離子。
10.根據權利要求1所述的方法，其特征在于，所述第一離子注入和所述第二離子注入的注入劑量均為10 XEltl-1O XE2tl離子/平方厘米。
11.根據權利要求1所述的方法，其特征在于，所述第一離子注入和所述第二離子注入的注入離子不同或者注入離子相同但注入劑量不同，以在所述柵極材料層中形成可變功函數區。
12.根據權利要求1所述的方法，其特征在于，在所述柵極材料層的中部注入摻雜離子包括以下步驟:以所述硬掩膜層兩側的側壁為掩膜，去除所述硬掩膜層，并執行所述第二離子注入；去除所述側壁和所述犧牲層間介質層。
13.根據權利要求1所述的方法，其特征在于，在所述柵極材料層的側部注入摻雜離子包括以下步驟:去除所述硬掩膜層兩側的側壁；執行所述第二離子注入；去除所述硬掩膜層、所述犧牲層間介質層和所述柵極結構兩側的側壁。
【文檔編號】H01L21/336GK103839809SQ201210476462
【公開日】2014年6月4日 申請日期:2012年11月21日 優先權日:2012年11月21日
【發明者】鄧浩 申請人:中芯國際集成電路制造(上海)有限公司