抗單粒子輻射mosfet器件及制備方法

專利名稱：抗單粒子輻射mosfet器件及制備方法
技術領域：
本發明涉及集成電路技術。
背景技術：
抗單粒子CMOS集成電路及制備方法，涉及集成電路技術領域。隨著空間技術以及核技術的發展，越來越多的電子設備需要在各種輻射環境下應用。同時，隨著集成電路特征尺寸的縮小、器件頻率的提高以及工作電壓的降低，由單粒子所引起的軟錯誤已成為影響集成電路可靠性的主要問題之一。特別是單粒子撞擊電路敏感節點所引起的瞬態電流脈沖(SET)，將會引起邏輯電路功能發生錯誤。在瞬態電流脈沖效應中，電流脈沖的時間寬度是最主要的參數，所以如何降低瞬態電流脈沖寬度是降低軟錯誤率的關鍵點。 針對由單粒子瞬態電流脈沖所引起的軟錯誤，常用的加固方法可分為工藝加固、器件結構加固、電路級加固以及冗余加固等，本發明主要為器件結構加固。在器件結構加固方面，現有的技術主要采用SOI技術。SOI MOS 器件分為部分耗盡(Partially D 印 leted, PD) SOI 和全耗盡(Fulldepleted, FD)S0I兩種。但浮體效應是SOI技術的固有難題，它會引起器件閾值電壓漂移、寄生雙極管效應、翹曲(kink)效應、飽和區輸出電阻降低、漏端電流瞬態變化、劣化總劑量等問題。同時，自加熱效應也是SOI器件中的一個嚴重問題。

發明內容
本發明所要解決的技術問題是，提供一種具有高抗單粒子的CMOS半導體集成電路及其制備方法。本發明解決所述技術問題采用的技術方案是，抗單粒子輻射MOSFET器件，包括高濃度襯底、源漏區、外延層、外延層異型阱和外延層同型阱，阱為倒摻雜阱，在漏區的垂直下方設置有部分埋氧層；在外延層同一類型阱的下方設置有與外延層類型相反的埋層，與阱邊界形成PN結吸收層。所述倒摻雜阱是指采用先高能量大劑量注入離子到所需的深度，再低能量小劑量注入離子形成的阱。高溫退火，離子濃度最高的地方不是在表面，而是位于器件深處。進一步的，所述外延層厚度為O. 5 μ πΓ5 μ m,所述埋層厚度為O. 2 μ πΓ2 μ m,濃度為 lel7cm 3 lel9cm 3。所述部分埋氧層厚度為20ηπΓ2 μ m。可以位于阱中，也可以延伸到阱外，可以是矩形，也可以是多邊形，柱形，不規則形狀等。本發明還提供抗單粒子輻射MOSFET器件制備方法，包括襯底準備、外延層制備、淺槽隔離和P型倒摻雜阱、η型倒摻雜阱制備，其特征在于，在襯底制備以后，在襯底和外延層之間采用光刻工藝制備出與外延層類型相反的埋層；采用先高劑量高能注入離子到所需的深度，然后小劑量低能量注入離子，O. 5^1小時高溫推進，形成倒摻雜的阱后，采用高能氧離子選擇注入形成部分埋氧層，采用標準CMOS工藝完成器件制備。部分埋氧層的制備步驟為光刻出部分埋氧層的區域，采用低注入劑量的氧離子進行選擇注入，注入能量為180keV，此后在含氧量為O. 5%的氬氣氣氛中進行退火，退火時間為O. 5^8個小時，溫度為1350°C，形成厚度為20ηπΓ2μπι左右的埋氧層。本發明的有益效果是，單粒子所產生的瞬態電流脈沖時間寬度縮小了一倍，脈沖高度縮小為原來的40%。相對于SOI器件，可有效減弱自熱效應以及浮體效應等。以下結合附圖和具體實施方式
對本發明作進一步的說明。


圖I為本發明所要實現器件的結構示意圖。101為高濃度襯底(ρ+或η+)，102為低濃度外延層(P-或η-)，103 (或104)為第一種類型或第二種類型的倒摻雜阱，105為與 外延層反型的埋層(Ρ+或η+)，106為部分埋氧層，可以為矩形，也可以為梯形、多邊形、柱形等；107 (或109)為輕摻雜漏注入(P-或η-)，108為源漏區，110為槽隔離，可以為淺槽隔離，也可以為深槽隔離；111或112為阱電位接觸，201為阱與埋層形成的PN結。圖2為本發明所要實現器件的工藝流程示例圖。圖3為部分耗盡型以及全耗盡型SOI器件的結構示意圖。其中，Ca)為部分耗盡SOI，(b)為全耗盡型SOI。圖中，201為二氧化硅層。圖4為單粒子轟擊PN結所產生的漏斗效應原理圖。圖5為本發明的部分埋氧層的工作原理圖，可以看出，部分埋氧層的引入可抑制漏斗效應，隔離電子空穴對。圖6為本發明的阱與埋層PN結收集電子空穴對的工作原理圖，可以看出PN結的存在可收集電子空穴對，削弱晶體管敏感節點收集電子空穴對。圖7為本發明的部分埋氧層的形成示意圖。圖8為本發明與體硅結構器件瞬態電流脈沖的對比圖。圖9為本發明與SOI器件溫度效應對比圖。圖10為本發明器件實施例I中倒摻雜P阱濃度示意圖。圖11為本發明在鐵電存儲器單元結構中的應用實例。
具體實施例方式本發明的工作原理高能粒子射入微電子器件后，將損失能量，由于高能粒子的直接作用以及二次離子的作用，導致目標材料電離，在其軌跡上產生大量的電子空穴對。沒有電場時電離的電子空穴對都將重新復合，對電路的正常操作沒有影響。但存在電場時，粒子軌跡上的電子空穴對將會分離，被電極收集形成瞬時電流。電荷收集過程一般包括電子-空穴對在耗盡區的漂移、漏斗區的漂移以及擴散過程，如圖4所示。在微電子器件中，反偏p/n結是電荷收集的敏感區域。這是因為反偏p/n結的耗盡區分布有很強的電場，該電場將通過電荷漂移收集電荷。在有反向偏壓的情況下，由于粒子軌跡上有高濃度的電子空穴對，耗盡層被中和，空間電荷區域被壓縮。當耗盡層進一步消失時，由于失去該層的屏蔽作用，反偏p/n結區域近似于導體，偏壓產生的電場推進到襯底內部，其電場等位線也向下沿著粒子軌跡延伸到耗盡層下數微米，成“漏斗”狀，稱之為漏斗效應。漏斗效應增加了電荷收集深度，使總的電荷收集量要比耗盡層中淀積的電荷高很多。本發明通過采用部分埋氧層，抑制了漏斗效應，如圖5所示，降低了電荷的收集，降低單粒子所產生的瞬態脈沖電流的高度，而采用埋層與阱所形成的PN結，如圖6所示，收集電荷，有效降低脈沖電流的寬度。借助Synopsys公司的三維器件仿真軟件ISE對本發明器件結構進行了仿真，構建了 130nm的NMOS器件，設定NMOS管為關斷狀態，漏端為敏感結點，仿真當能量為LET=10MeV-cm2/mg的單粒子轟擊漏端PN結時,漏端電流的變化情況,與體娃結構進行比較，結果如圖8所示，可以看出本發明提供的結構，單粒子所產生的瞬態電流脈沖時間寬度縮小了一倍，脈沖高度縮小為原來的40%。另外，對本發明所提出的結構的溫度效應進行了仿真，結果如圖9所示，可以看出相對于SOI器件，可有效減弱自熱效應。
本發明針對CMOS半導體集成電路在單粒子輻射環境下產生單粒子效應，特別是瞬態電流脈沖效應而提出一種能有效提高其抗單粒子性能的器件結構技術。該技術采用的部分埋氧層的制作方法通過以下實施例詳細描述，且以下實施例僅是說明性的，本發明并不受這些實施例的限制。實施例I襯底為ρ+型硅片101，為硼摻雜，濃度為lel8Cm_3 ;砷摻雜，形成η+埋層105，厚度為I μ m，濃度為6el8Cm_3 ;外延生長厚度約4. O μ m的外延層102，硼摻雜，濃度為lel6cm_3 ；光刻出N阱區，首先進行劑量為5el3Cnr2，能量為2MeV的磷摻雜，而后再次進行能量為O. 75MeV，劑量為5el2cm_2磷摻雜；光刻出P阱區，先進行劑量為8el3cm_2，能量為I. 5MeV的硼摻雜，而后再次進行能量為O. 3MeV,劑量為6el2cm_2硼摻雜,然后進行30分鐘,溫度為1100°C的高溫退火，形成深度為3μπι的倒摻雜η阱103，p阱104，ρ阱濃度與深度的關系如圖10所不；完成深槽隔尚。光刻出部分埋氧層的區域，采用低注入劑量(約4Χ IO17CnT2)的氧離子進行選擇注入，注入能量為180keV,此后在含氧量為O. 5%的IS氣氣氛中進行退火,退火時間為4個小時，溫度為1350°C，形成厚度為SOnm左右的埋氧層，采用該方法可形成薄的埋氧層及低缺陷密度的頂層硅膜(N的含量小于I X IO16Cm-3, O的含量小于I X 1018cm_3)提高成品率，降低成本。然后再按照CMOS半導體集成電路標準工藝形成CMOS器件和集成電路，如圖I所示。本發明的部分埋氧層和P阱、η阱的形成是平行的步驟，既可先形成阱，亦可先形成部分埋氧層，各步驟順序的變換并非實質性的差異。應用實例在鐵電存儲器的設計中，鐵電存儲器單位為晶體管+鐵電電容的結構(1T1C或2T2C)，如圖11所示，鐵電電容本身具有很強的抗單粒子的能力，但與鐵電電容相連的晶體管由于輻射所產生的瞬態電流脈沖導致鐵電電容信號重寫有可能是存儲信號翻轉的原因之一。采用本發明所提供的結構可有效降低單粒子所引起的瞬態電流脈沖的高度，縮小脈沖時間寬度，使瞬態電流脈沖降低到鐵電電容的翻轉電流脈沖閾值以下，降低鐵電電容所存儲信息的翻轉概率，提高鐵電存儲器存儲單元的抗單粒子能力。本發明的說明書已經清楚的說明本發明的原理及必要技術，普通技術人員完全能夠依據本發明的說明書實施，故對于更具體的技術細節不再贅述。
權利要求
1.抗單粒子輻射MOSFET器件，包括高濃度襯底(101)、源漏區、外延層(102)、外延層異型阱(103)和外延層同型阱(104)，其特征在于，阱為倒摻雜阱；在漏區的垂直下方設置有部分埋氧層(106);在與外延層同一類型阱的下方設置有與外延層(102)類型相反的埋層(105)，與阱邊界形成PN結吸收層。
2.如權利要求I所述的抗單粒子輻射MOSFET器件，其特征在于，所述倒摻雜阱，采用先高能量大劑量注入離子到所需的深度，再低能量小劑量注入離子。高溫退火，離子濃度最高的地方不是在表面，而是位于器件深處。
3.如權利要求I所述的抗單粒子輻射MOSFET器件，其特征在于，所述埋層(105)厚度為 0. 2 u m 2 u m,濃度為 Ie 17cm 3 lel9cm 3。
4.如權利要求I所述的抗單粒子輻射MOSFET器件，其特征在于，所述部分埋氧層厚度為 20nm 2 u m。
5.抗單粒子輻射MOSFET器件制備方法，包括襯底制備、外延層制備、淺槽隔離和p阱、n阱制備，其特征在于，在襯底制備以后，在襯底和外延層之間采用光刻工藝制備出與外延層類型相反的埋層；在P阱、n阱制備完成后，采用高能氧離子選擇注入形成部分埋氧層，然后采用標準CMOS工藝完成器件制備。
6.如權利要求4所述的抗單粒子輻射MOSFET器件制備方法，其特征在于，部分埋氧層的制備步驟為光刻出部分埋氧層的區域，采用低注入劑量的氧離子進行選擇注入，注入能量為180keV,此后在含氧量為0. 5%的IS氣氣氛中進行退火,退火時間為4個小時,溫度為1350°C，形成厚度為80nm左右的埋氧層。
全文摘要
抗單粒子輻射MOSFET器件及制備方法，涉及集成電路技術。本發明包括高濃度襯底、源漏區、外延層、外延層異型阱和外延層同型阱，阱為倒摻雜阱，在漏區的垂直下方設置有部分埋氧層；在外延層同一類型阱的下方設置有與外延層類型相反的埋層，與阱邊界形成PN結吸收層。本發明的有益效果是，單粒子所產生的瞬態電流脈沖時間寬度縮小了一倍，脈沖高度縮小為原來的40%。相對于SOI器件，可有效減弱自熱效應以及浮體效應等。
文檔編號H01L21/8238GK102969316SQ20121047038
公開日2013年3月13日 申請日期2012年11月20日 優先權日2012年11月20日
發明者翟亞紅, 李平, 李威, 胡濱, 辜科 申請人:電子科技大學