用于功率mos晶體管的裝置和方法

            文檔序號:7247088閱讀:302來源:國知局
            用于功率mos晶體管的裝置和方法
            【專利摘要】一種MOS晶體管,包括襯底、形成在襯底上方的第一區、從第一區生長的第二區、形成在第二區中的第三區、形成在第三區中的第一漏極/源極區、形成在第一溝槽中的第一柵電極、形成在第二區中并且在第一溝槽的第一漏極/源極區的相對側上的第二漏極/源極區以及耦合第二漏極/源極區和第二區的第二溝槽,其中第二溝槽具有與第一溝槽相同的深度。本發明還提供了用于功率MOS晶體管的裝置和方法。
            【專利說明】用于功率MOS晶體管的裝置和方法
            【技術領域】
            [0001]本發明一般地涉及半導體【技術領域】,更具體地來說,涉及半導體器件及其形成方法。
            【背景技術】
            [0002]由于諸如晶體管、二極管、電阻器、電容器等的各種電子部件的集成密度的改進,半導體工業經歷了快速增長。通常,這種集成密度的改進源于半導體工藝節點的縮小(例如,工藝節點縮小到20nm以下的節點)。隨著半導體器件按比例縮小,需要新技術來維持從一代到下一代的電子元件的性能。例如,可以期望用于功率應用的晶體管的較低的柵極與漏極電容和較低的導通阻抗。
            [0003]隨著半導體技術發展,金屬氧化物半導體場效應晶體管(MOSFET)廣泛用于當今的集成電路中。MOSFET是電壓控制器件。當控制電壓施加給MOSFET的柵極并且控制電壓大于MOSFET的閾值時,在MOSFET的漏極和源極之間建立了導電通道。因此,電流流經MOSFET的漏極和源極之間。另一方面,當控制電壓小于MOSFET的閾值時,MOSFET相應地截止。
            [0004]MOSFET可以包括兩大類。一種是η溝道M0SFET,另一種是p溝道M0SFET。根據結構差異,MOSFET可以被進一步劃分為兩個子類,即,溝道功率MOSFET和橫向功率M0SFET。在溝道功率MOSFET中,采用P體區以形成耦合在形成在P體區上方的源極區和形成在P體區下方的漏極區之間的溝道。此外,在溝道功率MOSFET中,漏極和源極位于晶圓的相對側上。可以存在包括形成在溝道功率MOSFET的漏極和源極之間的柵電極的溝道結構。
            [0005]溝道功率MOSFET通常被稱為垂直功率M0SFET。由于其較低的柵極驅動功率、快速開關速度和較低導通阻抗,垂直功率MOSFET廣泛應用于高電壓和大電流的應用中。

            【發明內容】

            [0006]為了解決現有技術中所存在的缺陷,根據本發明的一方面,提供了一種半導體器件,包括:襯底,具有第一導電性;第一區,具有第二導電性并形成在所述襯底上方;第二區,具有所述第二導電性并從所述第一區生長;第三區,具有所述第一導電性并形成在所述第二區中;第一漏極/源極區,具有所述第二導電性并形成在所述第三區中;第一溝槽,包括:介電層,形成在所述第一溝槽的底部中;和柵極區,形成在所述第一溝槽的上部中;第二漏極/源極區,具有所述第二導電性,形成在所述第二區中并位于所述第一溝槽與所述第一漏極/源極區相對的一側;以及第二溝槽,耦合在所述第二漏極/源極區和所述第二區之間,所述第二溝槽具有與所述第一溝槽相同的深度。
            [0007]在該半導體器件中,所述第二溝槽的寬度大于所述第一溝槽的寬度。
            [0008]在該半導體器件中,所述第二溝槽被配置成沿著所述第二溝槽的側壁生成積累層。
            [0009]在該半導體器件中,所述第一區是隱埋層。
            [0010]在該半導體器件中,所述第二區是外延層。[0011 ] 在該半導體器件中,所述第三區是體區。
            [0012]該半導體器件進一步包括:第四區,具有所述第一導電性并形成在所述第三區中,其中,所述第四區耦合至所述第一漏極/源極區。
            [0013]在該半導體器件中,所述柵極區耦合至所述第二溝槽。
            [0014]在該半導體器件中,所述介電層包括氧化物。
            [0015]在該半導體器件中,所述第一漏極/源極區是源極;以及所述第二漏極/源極區是漏極。
            [0016]根據本發明的另一方面,提供了一種器件,包括:第一漏極/源極區,具有第一導電性;第一柵極,形成在第一溝槽中,其中,所述第一溝槽包括形成在所述第一柵極下方的介電層;第二漏極/源極區,具有所述第一導電性,其中,所述第一漏極/源極區和所述第二漏極/源極區形成在所述第一柵極的相對側;以及第二溝槽,其中:所述第二溝槽具有與所述第一溝槽相同的深度;并且所述第二溝槽和所述第一溝槽形成在所述第二漏極/源極區的相對側。
            [0017]該器件進一步包括:襯底,具有第二導電性;第一區,具有所述第一導電性并形成在所述襯底上方;第二區,具有所述第一導電性并從所述第一區生長,其中,所述第二漏極/源極區形成在所述第二區中;以及第三區,具有所述第二導電性并形成在所述第二區中,其中,所述第一漏極/源極區形成在所述第三區中。
            [0018]該器件進一步包括:具有所述第二導電性的體區,其中,所述體區耦合至所述第一漏極/源極區。
            [0019]在該器件中,所述第一柵極包括:第一柵極介電層,形成在所述第一溝槽中,所述第一柵極介電層形成在所述第一溝槽的側壁和所述介電層的頂面上方;以及第一柵電極,形成在所述柵極介電層上方。
            [0020]在該器件中,所述第二溝槽包括多晶硅。
            [0021]根據又一方面,提供了一種方法,包括:在具有第二導電性的襯底上方形成具有第一導電性的隱埋層;從所述隱埋層生長具有所述第一導電性的外延層;形成延伸到所述外延層和所述隱埋層中的第一溝槽和第二溝槽,其中:所述第一溝槽和所述第二溝槽具有相同的深度;并且所述第二溝槽的寬度大于所述第一溝槽的寬度;在所述第一溝槽的底部中形成介電層;在所述第一溝槽的上部中形成第一柵電極;將具有所述第二導電性的離子注入到位于所述第一溝槽的第一側的所述外延層中以形成體區;在位于所述第一溝槽的第一側的所述體區上方形成第一漏極/源極區;以及在位于所述第一溝槽的第二側的所述外延層上方形成第二漏極/源極區。
            [0022]在該方法中:所述第一側和所述第二側位于所述第一溝槽的相對側。
            [0023]該方法進一步包括:緊鄰所述第一漏極/源極區形成體接觸件,其中,所述體接觸件耦合至所述第一漏極/源極區。
            [0024]該方法進一步包括:在所述第一溝槽和所述第二溝槽中沉積介電材料,直到所述第一溝槽完全填充有所述介電材料以及所述第二溝槽部分填充有所述介電材料為止。
            [0025]在該方法中:所述第一漏極/源極區、所述第二漏極/源極區和所述第一柵電極形成功率金屬氧化物半導體晶體管。【專利附圖】

            【附圖說明】
            [0026]為了更好地理解本發明及其優點,現在將結合附圖所進行的以下描述作為參考,其中:
            [0027]圖1示出了根據一個實施例的準垂直溝道MOS晶體管的簡化截面圖;
            [0028]圖2示出了根據一個實施例在襯底上方形成N-型外延層和NBL層之后的半導體器件的截面圖;
            [0029]圖3示出了根據一個實施例的在襯底上方形成介電層和硬掩模層之后的圖2所示的半導體器件的截面圖;
            [0030]圖4示出了根據一個實施例的在合適的蝕刻工藝應用于介電層和硬掩模層之后的圖3所示的半導體器件的截面圖;
            [0031]圖5示出了根據一個實施例的在蝕刻工藝應用于N-型外延層上之后的圖4所示的半導體器件的截面圖;
            [0032]圖6示出了根據一個實施例的在氧化物沉積工藝應用于第一溝槽和第二溝槽之后的圖5所示的半導體器件的截面圖;
            [0033]圖7示出了根據一個實施例的在蝕刻工藝應用于氧化層之后的圖6所示的半導體器件的截面圖;
            [0034]圖8示出了根據一個實施例的在硬掩模去除工藝應用于半導體器件的頂面之后的圖7所示的半導體器件的截面圖;
            [0035]圖9示出了根據一個實施例的在溝槽中形成柵極介電層之后的圖8所示的半導體器件的截面圖;
            [0036]圖10示出了根據一個實施例的在溝槽中形成柵電極層之后的圖9所示的半導體器件的截面圖;以及
            [0037]圖11示出了根據一個實施例的在各種離子注入工藝應用于半導體器件的頂面之后的在圖10所示的半導體器件的截面圖。
            [0038]除非另有說明,否則不同附圖中的相應數字和符號通常指的是相應部件。為了清楚地說明各個實施例的相關方面繪制這些附圖,并且沒有必要按比例繪制。
            【具體實施方式】
            [0039]以下詳細討論了本實施例的制造和使用。然而,應該理解,本發明提供了許多可以在各種具體環境中實現的可應用的創造性概念。所討論的具體實施例僅為制造和使用本發明的實施例的具體方式,并且沒有限定本發明的范圍。
            [0040]將結合具體上下文中的實施例,即,準垂直功率金屬氧化物半導體(MOS)晶體管器件來描述本發明。然而,本發明的實施例也可以應用于各種半導體器件。下文中,將參考【專利附圖】
            附圖
            【附圖說明】各個實施例。
            [0041]圖1示出了根據一個實施例的準垂直溝道MOS晶體管的簡化截面圖。準垂直溝道MOS晶體管100包括第一導電類型的襯底102。根據一個實施例,第一導電類型是P型。準垂直溝道MOS晶體管100進一步包括形成在襯底102上方的N型隱埋層(NBL) 104和形成在NBL層104上方的N型外延層106。準垂直溝道MOS晶體管100進一步包括包含氧化物區110和柵極區112的第一溝槽。如圖1所示,在氧化物區110上方形成柵極區112。準垂直溝道MOS晶體管100可以進一步包括形成在N型外延層106中的P型體(PB)區108、P+區126、第一 N+區122和第二 N+區124。
            [0042]如圖1所示,P+區126和第一 N+區122形成在PB區108中。第二 N+區124形成在N型外延層106中。根據一個實施例,第一 N+區122是準垂直溝道MOS晶體管100的源極區。第二 N+區124是準垂直溝道MOS晶體管100的漏極區。PB區108是耦合在準垂直溝道MOS晶體管100的源極和漏極之間的溝道。如圖1所示,在柵極區112的相對側上形成第一 N+區122和第二 N+區124。第二 N+區124用作漏極區,該第二 N+區124通過N-型外延層106和NBL層104耦合至溝道區(PB區108)。
            [0043]準垂直溝道MOS晶體管100包括具有與第一溝槽相同深度的第二溝槽。具體地,第二溝槽包括深溝槽114和沿著深溝槽114的側壁形成的積累層(未示出)。如圖1所示,緊鄰第二 N+區124形成第二溝槽。根據一個實施例,深溝槽114可以電耦合至柵極區112。當柵極控制電壓施加給柵極區112和深溝槽114時,柵極控制電壓可以吸引大部分的載流子并沿著深溝槽114的側壁生成積累層(未示出)。積累層可以是更多數的載流子。因此,在NBL層104和第二 N+區124之間建立了低阻抗漏極電流導電通路。
            [0044]如圖1所示,盡管N型外延層106可以將來自NBL層104的漏極電流運載至第二N+區124,但是N型外延層106的阻抗高于沿著深溝槽114的側壁形成的積累層的阻抗。通過采用耦合在第二 N+區124和NBL層104之間的積累層,改善了電流傳輸。此外,通過耦合NBL層104與第二 N+區124,可以從NBL層104拾取漏極電流。因此,準垂直溝道MOS晶體管100的漏極可以置于與源極相同的一側。
            [0045]準垂直MOS晶體管100的一個有利特征是圖1中的準垂直結構可以很容易地集成在橫向制造工藝中。準垂直MOS晶體管100的另一個有利特征是沿著第二溝槽的側壁形成的積累層有助于提供用于漏極電流的低導通阻抗溝道。因此,盡管采用準垂直結構,但改善了 MOS晶體管100的導通阻抗。
            [0046]圖2至圖11示出了根據一個實施例制造圖1所示的準垂直溝道MOS晶體管100的中間步驟。圖2示出了根據一個實施例的在襯底上方形成N型外延層和NBL層之后的半導體器件的截面圖。如圖2所示,在P型襯底102上方形成NBL層104。在NBL層104上方形成N型外延層106。應該注意,雖然圖2示出了襯底102的導電類型是P-型,但其僅僅是實例。襯底102可以是N型。本領域技術人員應該意識到,響應襯底102的導電類型改變其他層的導電類型可以改變。
            [0047]襯底102可以由硅、硅鍺、碳化硅等形成。可選地,襯底102可以是絕緣體上硅(SOI)襯底。SOI襯底可以包括在絕緣體層(例如,隱埋氧化物等)上方形成的半導體材料(例如,硅、鍺等)層,該半導體材料層形成在硅襯底中。可以使用的其他襯底包括多層襯底、梯度襯底、混合定向襯底等。
            [0048]可以通過將諸如磷等的N-型摻雜材料注入到襯底102中來形成NBL層104。可選地,可以通過擴散工藝形成NBL層104。根據一個實施例,NBL層104的摻雜密度在約IO19/cm3至約102°/cm3的范圍內。
            [0049]從NBL層104生長N-型外延層106。可以通過使用諸如化學汽相沉積(CVD)、超高真空化學汽相沉積(UHV-CVD)等的任意合適的半導體制造工藝來實施N型外延層106的外延生長。根據一個實施例,N型外延層106具有在的摻雜密度在約IO1Vcm3至約1018/cm3的范圍內。
            [0050]圖3示出了根據一個實施例的在襯底上方形成介電層和硬掩模層之后的圖2所示的半導體器件的截面圖。介電層302可以包括氧化層。可以通過在包括氧化物、Η20、Ν0或者它們的組合的周圍環境中的諸如濕或者干熱氧化的任意氧化工藝,或者通過使用四乙基正硅酸鹽(TEOS)和氧氣作為前體的CVD技術來形成介電層302。
            [0051]根據一個實施例,在介電層302上沉積硬掩模層304。硬掩模層304可以由氮化硅形成。通過諸如CVD等的合適制造技術在介電層302的頂部上沉積硬掩模層304。
            [0052]圖4示出了根據一個實施例的在合適的蝕刻工藝應用于介電層和硬掩模層之后的圖3所示的半導體器件的截面圖。考慮準垂直功率MOS晶體管100 (在圖1中所示)的第一溝槽和第二溝槽的位置來圖案化硬掩模層304和介電層302。此后,實施諸如反應離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻、或者任意其他合適的各向異性蝕刻或圖案化工藝的蝕刻工藝以形成圖4所示的開口 402和404。應該注意,根據一個實施例,開口 404的寬度大于開口 402的寬度。
            [0053]圖5示出了根據一個實施例的在蝕刻工藝應用于N-型外延層之后的圖4所示的半導體器件的截面圖。諸如RIE、干蝕刻、濕蝕刻或者任意其他合適的各向異性蝕刻技術的應用于N型外延層106以形成溝槽502和溝槽504。如圖5所示,在同一制造步驟中形成第一溝槽502和第二溝槽504。第一溝槽502和第二溝槽504的這種單步驟形成有助于減小MOS晶體管100的制造成本。
            [0054]如圖5所示,蝕刻工藝可以蝕刻穿透N-型外延層106和部分蝕刻NBL層104。此夕卜,圖5示出了第一溝槽502的深度大致等于第二溝槽504的深度。應該注意,如圖5所示,第二溝槽504的寬度大于第一溝槽502的寬度。第二溝槽504的相對較大的開口有助于在后續氧化物沉積工藝期間保持開口。下面結合圖6詳細描述氧化物沉積工藝。
            [0055]圖6示出了根據一個實施例的在氧化物沉積工藝應用于第一溝槽和第二溝槽之后的圖5所示的半導體器件的截面圖。如圖6所示,介電層602填充第一溝槽502 (在圖5中所示),但部分地填充第二溝槽504。在介電沉積工藝之后,可以存在位于溝槽504中的開口 604。如以上關于圖5所述,第二溝槽504的寬度大于第一溝槽502的寬度。因此,通過控制介電沉積工藝,介電層602可以部分地填充第二溝槽504。
            [0056]根據一個實施例,介電層602可以由氧化物形成。在通篇描述中,介電層602可以可選地稱為氧化層602。可以通過使用合適的熱處理技術、濕處理技術或者諸如PVD、CVD,ALD等沉積技術來形成氧化層602。應該注意,圖6所示的氧化層602僅僅是實例。可以可選地使用其他介電材料,諸如氮化物、氮氧化物、高k材料、它們的組合和它們的多層。
            [0057]圖7示出了根據一個實施例的在蝕刻工藝應用于氧化層之后的圖6所示的半導體器件的截面圖。實施諸如RIE、各向異性濕蝕刻或者任何其他合適的各向異性蝕刻工藝的蝕刻工藝以去除位于第一溝槽中的氧化層的上部,從而形成圖7所示的氧化層110。
            [0058]此外,控制蝕刻工藝使得完全去除位于第二溝槽中的氧化層。換句話說,第二溝槽沒有氧化物。根據一個實施例,圖7所示的氧化層110具有厚度Hl。Hl在約0.5 μ m至約5μπι的范圍內。應該注意,在通篇描述中所引用的尺寸僅僅是實例,并且可以改變為不同值。應該進一步注意,圖7所示的氧化層110用作有助于減小表面電場的場板(fieldplate) ο此外,沿著氧化層110減小的表面電場可以提聞MOS晶體管100的額定電壓。[0059]圖8示出了根據一個實施例的在硬掩模去除工藝應用于半導體器件的頂面之后的圖7所示的半導體器件的截面圖。如圖8所示,已通過諸如濕蝕刻工藝的合適的硬掩模層去除工藝去除圖7所示的硬掩模層和氧化層。去除工藝應用于半導體器件的頂面,直到暴露N型外延層106為止。
            [0060]圖9示出了根據一個實施例的在溝道中形成柵極介電層之后的圖8所示的半導體器件的截面圖。如圖9所示,柵極介電層902形成在第一溝槽和第二溝槽中。柵極介電層902可以由通常使用諸如氧化物、氮化物、氮氧化物、高k材料、它們的組合和它們的多層的介電材料形成。
            [0061]根據一個實施例,柵極介電層902是氧化層。可以通過使用合適的熱處理技術、濕處理技術或者諸如PVD、CVD, ALD等沉積技術來形成柵極介電層902。
            [0062]圖10示出了根據一個實施例的在溝槽中形成柵電極層之后的圖9所示的半導體器件的截面圖。可以通過同一制造工藝用相同材料填充柵極區112和深溝槽114。
            [0063]柵極區112和深溝槽114可以包括導電材料,諸如金屬材料(例如,鉭、鈦、鑰、鶴、鉬、鋁、鉿、釕)、金屬硅化物(例如,硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(例如,氮化鈦、氮化鉭)、摻雜多晶硅、其他導電材料或者它們的組合。根據一個實施例,沉積和再結晶非晶硅以生成多晶體硅(多晶硅)。
            [0064]根據一個實施例,柵極區112和深溝槽114可以由多晶硅形成。可以通過利用低壓化學汽相沉積(LPCVD)沉積摻雜的或者未摻雜的多晶硅來形成柵極區112和深溝槽114。根據另一個實施例,柵極區112和深溝槽114由諸如氮化鈦、氮化鉭、氮化鎢、鈦、鉭和/或它們的組合的金屬材料形成。可以使用諸如ALD、CVD、PVD等的合適沉積技術來形成金屬柵電極層。上面的沉積技術是本領域眾所周知的,因此本文中沒有進行討論。
            [0065]圖11示出了根據一個實施例的在各種離子注入工藝應用于半導體器件的頂面之后的圖10所示的半導體器件的截面圖。如圖11所示,在N型外延層106中形成PB區108。根據一個實施例,PB區的摻雜濃度在約IOlfVcm3至約IO1Vcm3的范圍內。可以通過注入諸如濃度在約IO1Vcm3和約IO2Vcm3之間的硼的p型摻雜劑來形成P+區126。
            [0066]在PB區108上方形成第一 N+區122。根據一個實施例,第一 N+區122用作MOS晶體管100的源極。可以通過注入諸如濃度在約IO1Vcm3和約IO2tVcm3之間的磷的η型摻雜劑來形成源極區。此外,可以在第一 N+區122上方形成源極接觸件(未示出)。
            [0067]在N型外延層中形成第二 N+區124。根據一個實施例,第二 N+區124可以是MOS晶體管100的漏極。可以通過注入諸如濃度在約IO1Vcm3和約IO2tVcm3之間的磷的η型摻雜劑來形成漏極區。如圖1所示,在與源極區(第一 N+區122)的相對側上形成漏極區。
            [0068]可以通過注入諸如濃度在約IO1Vcm3至約102°/Cm3之間的硼的η型摻雜劑來形成P+區126。P+區126可以與MOS晶體管100的P型體接觸。為了消除體效應(body effect),P+區126可以直接通過源極接觸件(未示出)耦合至第一 N+區122 (M0S晶體管100的源極)。
            [0069]在圖11所示的半導體器件的頂面上方形成層間介電(ILD)層(未示出)。ILD層可以由氮化硅摻雜硅酸鹽玻璃形成,但是可以可選地使用諸如摻硼磷硅酸鹽玻璃等的其他材料。可以通過蝕刻工藝在ILD層中形成接觸開口(未示出)。在蝕刻工藝之后,ILD層的一部分保留并成為柵極-源極介電層132。此外,在開口中沉積導電材料以形成源極接觸件(未示出)。
            [0070]盡管已經詳細地描述了本發明的實施例及其優勢,但應該理解,可以在不背離所附權利要求限定的本發明主旨和范圍的情況下,做各種不同的改變、替換和更改。
            [0071]而且,本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解,通過本發明,現有的或今后開發的用于執行與根據本發明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造、材料組分、裝置、方法或步驟根據本發明可以被使用。因此,所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。
            【權利要求】
            1.一種半導體器件,包括: 襯底,具有第一導電性; 第一區,具有第二導電性并形成在所述襯底上方; 第二區,具有所述第二導電性并從所述第一區生長; 第三區,具有所述第一導電性并形成在所述第二區中; 第一漏極/源極區,具有所述第二導電性并形成在所述第三區中; 第一溝槽,包括: 介電層,形成在所述第一溝槽的底部中;和 柵極區,形成在所述第一溝槽的上部中; 第二漏極/源極區,具有所述第二導電性,形成在所述第二區中并位于所述第一溝槽與所述第一漏極/源極區相對的一側;以及 第二溝槽,耦合在所述第二漏極/源極區和所述第二區之間,所述第二溝槽具有與所述第一溝槽相同的深度。
            2.根據權利要求1所述的半導體器件,其中,所述第二溝槽的寬度大于所述第一溝槽的寬度。
            3.根據權利要求1所述的半導體器件,其中,所述第二溝槽被配置成沿著所述第二溝槽的側壁生成積累層。
            4.根據權利要求1所述的半導體器件,其中,所述第一區是隱埋層。
            5.根據權利要求1所述的半導體器件,其中,所述第二區是外延層。
            6.根據權利要求1所述的半導體器件,其中,所述第三區是體區。
            7.根據權利要求1所述的半導體器件,進一步包括: 第四區,具有所述第一導電性并形成在所述第三區中,其中,所述第四區耦合至所述第一漏極/源極區。
            8.根據權利要求1所述的半導體器件,其中,所述柵極區耦合至所述第二溝槽。
            9.一種器件,包括: 第一漏極/源極區,具有第一導電性; 第一柵極,形成在第一溝槽中,其中,所述第一溝槽包括形成在所述第一柵極下方的介電層; 第二漏極/源極區,具有所述第一導電性,其中,所述第一漏極/源極區和所述第二漏極/源極區形成在所述第一柵極的相對側;以及第二溝槽,其中: 所述第二溝槽具有與所述第一溝槽相同的深度;并且 所述第二溝槽和所述第一溝槽形成在所述第二漏極/源極區的相對側。
            10.一種方法,包括: 在具有第二導電性的襯底上方形成具有第一導電性的隱埋層; 從所述隱埋層生長具有所述第一導電性的外延層; 形成延伸到所述外延層和所述隱埋層中的第一溝槽和第二溝槽,其中: 所述第一溝槽和所述第二溝槽具有相同的深度;并且 所述第二溝槽的寬度大于所述第一溝槽的寬度;在所述第一溝槽的底部中形成介電層; 在所述第一溝槽的上部中形成第一柵電極; 將具有所述第二導電性的離子注入到位于所述第一溝槽的第一側的所述外延層中以形成體區; 在位于所述第一溝槽的第一側的所述體區上方形成第一漏極/源極區;以及 在位于所述第一溝槽的第·二側的所述外延層上方形成第二漏極/源極區。
            【文檔編號】H01L29/10GK103545371SQ201210468800
            【公開日】2014年1月29日 申請日期:2012年11月19日 優先權日:2012年7月11日
            【發明者】伍震威, 周學良, 蘇柏智, 柳瑞興 申請人:臺灣積體電路制造股份有限公司
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