專利名稱：一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法
技術領域：
本發明涉及CM0S(Complementary Metal Oxide Semiconductor,互補金屬氧化物半導體)半導體器件工藝技術領域，尤其涉及一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法。
背景技術：
在CMOS半導體器件工藝中，隨著器件尺寸的不斷變小，對工藝的要求也越來越高。濕法刻蝕的穩定性也變得越來越重要。
目前CMOS工藝中，淺溝道絕緣層(shallow trench isolation, STI)工藝仍然被廣泛的應用。如圖I. 1-1. 5所示為典型的STI工藝的結構圖。首先，圖I. I示出了襯底氧化硅和襯底氮化硅的生長，然后經過光刻和干法刻蝕形成如圖I. 2所示的STI圖形，經化學氣相沉積(Chemical Vapor Deposition, CVD)形成如圖I. 3所示的絕緣的溝道,接著是進行如圖I. 4所不的化學機械平坦化(Chemical Mechanical Planarization,CMP),以及如圖
I.5所示的濕法刻蝕去除作為掩膜的氮化硅，然后是離子注入形成N阱和P阱。在濕法刻蝕去除氮化硅工藝中，磷酸是常用的一種化學藥液，它與氮化硅反應如圖2所示的公式，從公式可以看出，磷酸去除氮化硅反應過程中，會產生附屬產物氧化硅，如圖3所示，隨著溶液中氧化硅含量的增加磷酸對氧化硅的刻蝕率降低，從而導致了不同批次之間襯底氧化層的厚度不均勻，對后續離子注入工藝提出了挑戰。為解決上述問題，目前通常的做法是把襯底氧化層去掉，然后再重新生長氧化層，通常這層新省長的氧化層被稱為犧牲氧化層，然后進行離子注入工藝。這種做法解決了離子注入前氧化膜的厚度不均勻的問題，但是由于要重新生長氧化層，所以必須經過擴散工藝，周期長，成本高。
發明內容
根據現有技術中存在的缺陷，現提供了一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法的技術方案，具體如下
一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，所述淺溝道絕緣層的制程中包括形成襯底氧化娃層、襯底氮化娃層和娃襯底，所述襯底氮化娃層位于所述襯底氧化硅層上面，所述襯底氧化硅層位于所述硅襯底上面；其中，步驟包括
步驟a，在生長所述襯底氧化硅層的時候多生長一層薄膜層；
步驟b，對所述襯底氮化硅層進行去除；
步驟C，在所述襯底氮化硅層去除后量測所述襯底氧化硅層的厚度，稱為前值；同時定一個目標值，所述目標值為理想狀況下所述襯底氧化硅層的厚度取值；
步驟d，對每個批次的所述襯底氧化硅層定一個修正值，所述修正值的取值范圍為所述前值和所述目標值的差值范圍；然后按照所述修正值對所述襯底氧化硅層進行修正蝕刻。優選的，該控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其中，所述步驟b中，對所述襯底氮化硅層采用磷酸浸泡的方式去除。
優選的，該控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其中，所述步驟b中，對所述襯底氮化硅層采用過量刻蝕的方式去除。優選的，該控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其中，所述步驟d中，在對所述襯底氧化硅層進行修正蝕刻后，量測所述襯底氧化硅層的厚度并得到一個后值，所述后值用于驗證所述修正蝕刻的效果。上述技術方案的有益效果是通過本控制方法很好的改善了襯底氧化層厚度不均勻的問題，節省了半導體工藝的制作成本，縮短了產品的生產 制造時間；本發明不僅適用于控制沉底氧化膜厚度的均勻性，配合以不同機臺亦可對所有薄膜批次與批次之間的厚度均勻性都有幫助。
圖I. 1-1. 5是現有技術中STI工藝的結構 圖2示出了磷酸刻蝕氮化硅的反應公式；
圖3是磷酸對氮化硅和氧化硅的刻蝕選擇比示意圖表；
圖4是本發明的實施例中對襯底氧化膜進行修正的總體示意 圖5是本發明的實施例中對襯底氧化膜進行修正的實施例圖表。
具體實施例方式下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，該方法作用于淺溝道絕緣層(STI)制程中，STI的基本結構分為三層，由上到下依次為襯底氮化硅層、襯底氧化硅層和硅襯底；如圖4所示，本發明的一個實施例中，控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法的具體步驟包括
步驟a，在生長襯底氧化硅層的時候多生長一層具有一定厚度的薄膜；在本實施例中將這層薄膜的厚度暫定為15埃(I埃=0. I納米)；
步驟b，利用磷酸浸泡的方式，采用過量刻蝕將襯底氮化硅層去除；
在去除襯底氮化硅層時，由于去除需要徹底性，所以通常采用過量刻蝕的方法，但是這種方法容易導致襯底氧化硅層直接暴露在磷酸藥液中，由于如圖2所示的磷酸的特性，隨著反應硅片的增多，附屬產物氧化硅的含量升高，磷酸對襯底氧化硅層的刻蝕率就會降低，如圖3所示，這通常會導致不同批次產品之間襯底氧化硅層厚度不均勻，從而影響后續的離子注入工藝，但是由于本發明的實施例中在襯底氧化硅層上生長一層薄膜層，所以在襯底氮化硅層磷酸去除后，襯底氧化硅層的厚度比實際要求偏厚，這樣給后續的調整留下了一定余地。步驟C，在襯底氮化硅層被去除后量測襯底氧化硅層的厚度并將該厚度值稱為前值；該前值表示去除襯底氮化硅層后該襯底氧化硅層的實際厚度；
同時確定一個理想的目標值，該目標值是使用者希望襯底氧化硅層所能達到的最理想的厚度值，以實現不同批次的襯底氧化硅層之間的均勻性。步驟d，計算上述前值和目標值之間的差值范圍，并在該差值范圍之內進行取值，所取的值為修正值，該修正值供使用者對襯底氧化硅層進行修正刻蝕，以使不同批次的襯底氧化硅層之間的厚度盡量均勻。在完成修正刻蝕后，再對襯底氧化硅層進行量測，所取值為后值，該后值作為對襯底氧化硅層修正刻蝕的驗證值，用于驗證經修正刻蝕后不同批次的襯底氧化硅層之間的厚度是否已達要求，并根據驗證結果決定是否繼續進行修正刻蝕。如圖4所示為本發明的多個實施例對修正值的取值情況，該取值情況并非對本發明中修正值的取值范圍做某種限制
在工藝程式I的實施例中，由于前值和目標值的差值為-15-0，因此修正值I在-15-0之間進行取值，并最終確定為O ;因此無需對該襯底氧化硅層進行修正刻蝕。在工藝程式2的實施例中，由于前值和目標值的差值范圍為0-4，因此修正值2在0-4之間進行取值，并最終確定為中間值2 ;因此對該襯底氧化硅層進行修正刻蝕，刻蝕厚度為2埃。在工藝程式3的實施例中，由于前值和目標值的差值范圍為4-8，因此修正值3在4-8之間進行取值，并最終確定為中間值6 ;因此對該襯底氧化硅層進行修正刻蝕，刻蝕厚度為6埃。在工藝程式4的實施例中，由于前值和目標值的差值范圍為8-12，因此修正值4在8-12之間進行取值，并最終確定為中間值10 ;因此對該襯底氧化硅層進行修正刻蝕，刻蝕厚度為10埃。以上所述僅為本發明較佳的實施例，并非因此限制本發明的實施方式及保護范圍，對于本領域技術人員而言，應當能夠意識到凡運用本發明說明書及圖示內容所作出的等同替換和顯而易見的變化所得到的方案，均應當包含在本發明的保護范圍內。
權利要求
1.一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，所述淺溝道絕緣層的制程中包括形成襯底氧化硅層、襯底氮化硅層和硅襯底，所述襯底氮化硅層位于所述襯底氧化硅層上面，所述襯底氧化硅層位于所述硅襯底上面；其特征在于，步驟包括 步驟a，在生長所述襯底氧化硅層的時候多生長一層薄膜層； 步驟b，對所述襯底氮化硅層進行去除； 步驟C，在所述襯底氮化硅層去除后量測所述襯底氧化硅層的厚度，稱為前值；同時定一個目標值，所述目標值為理想狀況下所述襯底氧化硅層的厚度取值； 步驟d，對每個批次的所述襯底氧化硅層定一個修正值，所述修正值的取值范圍為所述前值和所述目標值的差值范圍；然后按照所述修正值對所述襯底氧化硅層進行修正蝕刻。
2.如權利要求I所述的控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其特征在于，所述步驟b中，對所述襯底氮化硅層采用磷酸浸泡的方式去除。
3.如權利要求I所述的控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其特征在于，所述步驟b中，對所述襯底氮化硅層采用過量刻蝕的方式去除。
4.如權利要求I所述的控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其特征在于，所述步驟d中，在對所述襯底氧化硅層進行修正蝕刻后，量測所述襯底氧化硅層的厚度并得到一個后值，所述后值用于驗證所述修正蝕刻的效果。
全文摘要
本發明公開了一種控制淺溝道絕緣層制程中襯底氧化層的均勻性的方法，其屬于CMOS半導體器件工藝技術領域，步驟包括在生長襯底氧化硅層的時候多生長一層薄膜層；對襯底氮化硅層進行去除；在襯底氮化硅層去除后量測襯底氧化硅層的厚度，稱為前值；同時定一個目標值，目標值為理想狀況下襯底氧化硅層的厚度取值；對每個批次的襯底氧化硅層定一個修正值，修正值的取值范圍為前值和目標值的差值范圍；然后按照修正值對襯底氧化硅層進行修正蝕刻；上述技術方案的有益效果是改善了襯底氧化層厚度不均勻的問題，節省了半導體工藝的制作成本，縮短了產品的生產制造時間。
文檔編號H01L21/762GK102945830SQ20121043247
公開日2013年2月27日 申請日期2012年11月2日 優先權日2012年11月2日
發明者王春偉, 李陽柏, 張傳民, 張旭昇 申請人:上海華力微電子有限公司